X光安检机控制信号时钟提取设计和实现.doc

X光安检机控制信号时钟提取的设计与实现 在安检机系统中，安检机的主设备与控制台的双向通信具有非对称性，由主设备X射线端采样得到的大量数据通过高速通道传送至PC控制台进行处理。然而由控制台传送给安检机的控制信号，因数据量较小，仅需低速通道进行传输即可，并且在安检主设备端对于高速数据的处理是基于FPGA平台实现的，若同时采用单片FPGA对接收控制信号进行处理，一方面可减少硬件电路的设计负担，另一方面也降低了设备成本。但与此同时，若该系统采用传统串行通信方式，则在处理高速数据的FPGA电路单元中引入低速时钟线，不仅容易受到电路板上高频信号的影响，而且由于控制台距离CT机距离较长，不利于时钟信号的传输。因此，对于安检机控制信号的传输一般采用单路串行低速通信方式。对于这种传输方式，在FPGA上采用一种高效的数字时钟提取技术就十分必要。 1数字时钟提取环路基本原理 数字锁相环能让本地产生的时钟信号自动跟踪输入信号相位，从而实现一个闭环自动控制系统。数字锁相环的基本结构是由数字鉴相器、数字环路滤波器、数字可控振荡器和本地时钟源组成的一个反馈环路 基于数字锁相环的数据时钟提取系统工作原理如下：本地产生一个高频率的时钟，数字鉴相器通过输入信号与估算时钟进行鉴相比较，输出鉴相信息。之后由数字环路滤波器根据鉴相信息对相位误差进行平滑运算，输出数控振荡器控制信号，通过对本地估算时钟的相位调整，最终跟踪到输入数据的位同步时钟。 2各模块功能及实现原理 2．1数字鉴相器 数字鉴相器用于获取输入信号与本地估算时钟的相位比较信息，常用异或门实现。在数字鉴相器中，首先将输入信号的正向过零脉冲与本地估算信号的正向过零脉冲进行比较，从中得到一个表明相位提前或延后误差的脉冲输出，其宽度反映超前相位的多少。当本地估算信号超前于输入信号时，其输出为超前脉冲，反之，则为滞后脉冲。综合考虑到安检系统中的控制信号属于数字信号，并且由于FPGA的资源主要用于完成采集数据的处理，应尽量减少对FPGA资源的使用。本文的方案采用了超前／滞后数字鉴相器。 超前／滞后数字鉴相器硬件实现有两种方式，分为积分型结构与微分型结构。积分型结构的硬件实现比较复杂，但具有良好的抗干扰性能；微分型结构则具有相反特性。为了优化系统性能，选择使用微分型结构。尽管微分型结构的抗干扰能力较弱，但是结合安检机系统的实际环境，该结构可以满足系统需要。 通过时序图可以看到，输入数据datain在本地估算时钟的边沿触发下，依次存入寄存器a，b，c中。在时钟下降沿的触发下，通过对a，c信号进行异或运算，生成error信号，作为误差跳变绝对值输出。通过对b，c信号进行异或运算，生成sign信号，作为超前／滞后标志位输出。 对于error信号，若前一位数据存在跳变，则输出高电平，否则输出低电平。对于sign信号，当估算时钟超前时，输出高电平，滞后时，输出低电平。该模块输出的两路信号将作为环路滤波器的输入信号，对下级结构进行控制。 2．2数字环路滤波器 数字环路滤波器在锁相环路系统中主要起两种作用：其一，输出超前调整信号及滞后调整信号，以控制数控振荡器模块，对估计时钟进行相位调整；其二，有数字滤波作用，对噪声信号及高频干扰信号起到较好的抑制作用。数字环路滤波器内部拥有容量为2N的计数器，能够有效消除随机出现的具有正态分布特性的噪声信号。容量2N值越大，对噪声抑制效果越好，但同时2N值越大，跟踪速度越慢，实时捕捉能力下降。所以设计时，2N值的选取要综合考虑安检系统的实际参数要求。出于减少占用FPGA系统资源的考虑，该系统采用随即徘徊滤波器作为实现方案。 在实现方案中，环路滤波器通过加减计数逻辑单元实现。通过读取鉴相单元输出的两路使能信号对计数器进行代数累加或累减操作，当达到记数的边界值0或2N时在输出端送出insert或deduct，与此同时，计数器内部寄存器值从2N自动恢复到N，重新开始。 其中clkl是记数时钟，由数控振荡器模块内部分频得到；clr是启动清零控制端；en接前端模块的error信号，该引脚是对记数功能的使能，即在输入数据有跳变时，才能判断相位误差；up_down是加减记数输入，与上级模块的sign使能信号相连，当sign=1时，做累加操作，当sign=0时，做累减操作，直到代数累加／累减运算到0或2N时，再对累加／累减计数器进行恢复。 在安检机控制信号中，考虑到随机噪声引起的相位误差输出长时间地保持在同一极性，误差很小，在该模块中会被有效抵消，而不会传到后级模块，从而可达到抑制噪声的目的。与此同时，根据安检机系统参数的要求，取N=512，当处于累加计算时，计算上限为1023；当处于累减计算时，计算下限是O。 2．3数控振荡器 数控振荡器的主要功能是根据前级环路滤波器模块输出的insert和deduc