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可综合设计和Verilog 简介 可综合设计和Verilog 简介 清华大学电子工程系 李安新 Lax00@mails.tsinghua.edu.cn 内容 内容 可综合设计简介。 可综合设计准则。 可综合子集。 组合电路和时序电路的可综合设计。 VerilogHDL简介。 Verilog基本语法。 2001-12-20 2 设计流程 设计流程 分析：制定规范 设计：状态图，真值表，编写代码。 验证：证明电路的正确性。仿真和形式化验 证。 综合：高层次到低层次转换。生成网表 测试：发现废品。生成测试向量。 2001-12-20 3 可综合设计 可综合设计 可综合是我们的设计的根本目的对代码的最 基本要求。 EDA界普遍认为有效的建模风格是控制综 合结果最为有利的手段。 2001-12-20 4 代码对综合的影响 代码对综合的影响 例1 in0 in1 Outp Case sel is in2 in3 when “00” = outp=in0; when “01” = outp=in1; Sel when “10” = outp=in2; when “11” = outp=in3; End case; 2001-12-20 5 代码对综合的影响 代码对综合的影响 例2 in3 if sel=“00” then in2 in1 Outp outp=in0; in0 Elsif sel=“01” then Sel=10 outp=in1; Sel=01 Elsif sel=“10” then Sel=00 outp=in2; Else outp=in3; End if; 2001-12-20 6 代码对综合的影响 代码对综合的影响 例3 I1 O1=I1+I2+I3+I4; I2 + + I3 O1