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嵌入式逻辑分析仪SignalTap Ⅱ 以10进制计数器为例，先按照常规建立项目，编写10进制计数器的VHDL文件，编译通过，如果有时间的话最好也做一下时序分析。 在以上基础上来进行SignalTapII的分析，步骤如下 先新建一个SignalTap II 分析文件 新建的分析文件 修改Instance名，改为与顶层实体名一致 改名 双击空白区域，在弹出的对话框中选择添加需要分析的端口，注意不要把CLK信号添加进去，因为此例中CLK信号将作为SignalTap II的采样时钟 双击这片空白区域 这里，不要添加CLK信号，因为后面要拿它做采样时钟 添加CLK信号到Clock栏 点击此按钮，添加CLK信号到Clock采样时钟栏 ，即以CLK作为采样时钟 设置采样深度为2K或者4K 设置采样深度为2K或者4K，越大占用的片内RAM越多，需要根据资源量来决定 添加触发信号EN 点击此按钮添加触发信号，这里我们选择EN端口信号作为触发信号 勾中此单选框 添加sof文件 点击此按钮添加CNT10.sof文件，sof文件是对项目编译完成后产生的下载文件，类似于单片机编程产生的hex文件或bin文件 重新编译项目 对整个项目重新编译一次 下载sof文件 点此按钮进行下载
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