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目录 数字钟的功能要求 设计分析 数字钟主体电路的设计 Quartus II软件的使用方法 详细步骤 7段码显示的译码电路 Altera DE2实验板简介 常用引脚列表 电路的编译与适配 下载、验证 实验任务 参考资料 2. 设计分析 3. 数字钟主体电路的设计 ① 模24计数器的Verilog HDL设计（counter24.v） 小时计数器的计数规律为 00—01—…—22—23—00…，即在设计时要求 小时计数器的个位和十位均按BCD码计数。 ② 模60计数器的Verilog HDL设计（counter60.v） 分和秒计数器的计数规律为 00—01—…—58—59—00… ，可见个位计数器从0~9计数，是一个10进制计数器；十位计数器从0~5计数，是一个六进制计数器。可以先分别设计一个十进制计数器模块（counter10.v）和一个六进制计数器模块（counter6.v），然后将这两个模块组合起来，构成六十进制计数器。 ③ 数字钟主体电路设计与仿真 数字钟主体电路（top_clock.v）包括正常计时和对时间进行校正两部分电路。 功能仿真波形图 4. Quartus II 软件的使用方法 5. 详细设计步骤 以设计10进制加法计数器为例，使用Verilog HDL方式来完成输入。设计输入包括以下步骤： （1）新建一个工程 【1】 打开Quartus II，如图所示： 【2】选择File New project wizard，弹出New project wizards窗口： 【5】如图所示，指定工程目录、工程名和顶层文件名（缺省与工程名相同）。 【7】在添加文件窗口，选择Next进入下一窗口，因为没有要添加的文件。 【8】在器件窗口选定Cyclone EP2C35F672C6（DE2实验板用的FPGA芯片），单击Next继续。 【9】在第3方工具设置窗口，选择Next，这里没有使用其他工具。 【10】在Summary窗口，单击Finish完成新建工程向导。 （2）新建一个Verilog HDL文件 【1】单击File New或 【3】注意文本编辑窗口的名字变为counter10.v 【4】在编辑器窗口输入以下代码并保存。 （3）分析、综合 【1】选择Processing Start Start analysis synthesis， 将counter10.v设为顶层文件：在Project Navigator窗口单击Files标签，右击counter10.v选择Set as Top-Level Entity。 （4）新建仿真测试的激励文件 【1】选择File New ,在弹出的New窗口选择Vector Waveform File，单击OK将打开波形编辑窗口。 【2】在波形编辑窗口的空白处双击，打开节点添加窗口、添加节点，确定。 【3】设置仿真时间为200ns，在波形编辑窗口选择相应的信号，添加激励波形。 （5）仿真 【1】选择仿真类型 【2】生成功能仿真的网表文件，单击 开始功能仿真。 6. 7段码显示的译码电路 7. Altera DE2实验板简介 8. 常用引脚列表 9. 电路的编译与适配 【1】引脚分配：在工程目录新建一个文本文件*.txt，按下图所示的格式输入信号名和对应的引脚号，保存并重命名为*.csv. 【3】编译，选择Processing Start Compliation或单击 10. 下载、验证 【1】将DE2实验板通过USB电缆与主机连接，开启电源。 12. 参考资料 《Verilog HDL与数字ASIC设计基础》 ISBN 9787560944063 罗杰 华中科技大学出版社 Quartus II手册 /literature/lit-qts.jsp DE2 手册 /education/univ/materials/boards/unv-de2-board.html 【2】导入引脚分配文件，选择Assignments Import Assignments …。 开始编译。 完整编译包含： 分析与综合 适配（布局布线） 汇编（生成编程文件） 典型的时序分析 EDA 网表书写 当编译完成，确认无误后，可以时序仿真或下载。 【2】开始下载，选择Tools Programmer或 打开下载窗口。 【3】单击Start开始下载。 * * ? ? * Page ? * by yf.x by yf