时序逻辑电路的设计方法.docVIP

5.2 时序逻辑电路的设计方法 本次重点内容： 1、同步时序逻辑电路的设计方法。 2、异步时序逻辑电路的设计方法。 教学过程 5.2.1 同步时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。 设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键） 1．根据设计要求，设定状态，确定触发器数目和类型。画出状态转换图。 2．状态化简 前提：保证满足逻辑功能要求。 方法：将等价状态（多余的重复状态）合并为一个状态。 3．状态分配，列出状态转换编码表 通常采用自然二进制数进行编码。N为电路的状态数。 每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定 2n≥N2n–1 4．画状态转换卡诺图，求出状态方程、输出方程 选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。）将状态方程和触发器的特性方程进行比较→驱动方程。 5．根据驱动方程和输出方程画逻辑图。 6．检查电路有无自启动能力。 如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态，则电路有自启动能力；如不能，则需修改设计，使电路具有自启动能力。 二、 同步时序逻辑电路的设计举例 [例1] 试设计一个同步七进制加法计数器。 解：设计步骤 （1）根据设计要求，设定状态，画状态转换图。 七进制→7个状态→用S0，S1，…，S6表示 状态转换图如下所示： （2）状态化简。 本例中7个状态都是有效状态。 （3）状态分配，列状态转换编码表。 根据式2n≥N2n–1，→ N＝7，n＝3，即采用三个触发器。 选用三位自然二进制加法计数编码→列出状态转换编码表。 状态转换顺序 现态 次态 输出 Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1 Y S0 0 0 0 0 0 1 0 S1 0 0 1 0 1 0 0 S2 0 1 0 0 1 1 0 S3 0 1 1 1 0 0 0 S4 1 0 0 1 0 1 0 S5 1 0 1 1 1 0 0 S6 1 1 0 0 0 0 1 （4）选择触发器的类型，求出状态方程，驱动方程和输出方程。 根据状态转换编码表→得到各触发器次态和输出函数的卡诺图。得 输出方程为： Y= Q2n Q1n 选用JK触发器 （5）根据驱动方程和输出方程画逻辑电路图。 （6）检查电路有无自启动能力。 电路有一个无效状态111，将该状态代入状态方程中得000。这说明一旦电路进入无效状态时，只要再输入一个计数脉冲CP，电路便回到有效状态000。因此，具有自启动能力。 [例2] 设计一个脉冲序列为10100的序列脉冲发生器。 解：设计步骤 （1）根据设计要求设定状态，画状态转换图。 由于串行输出Y的脉冲序列为10100，故电路应有5个状态，即N＝5，它们分别用S0 ，S1 ，…，S4表示。输入第一个时钟脉冲CP时，状态由S0转到S1 ，输出Y＝1：输入第二个CP时，状态由S1转为S2 ，输出Y＝0；其余依次类推。 （2）状态分配，列出状态转换编码表。 根据式2n≥N2n–1可知，在N＝5时，n＝3，即采用三位二进制代码。 （3）选择触发器类型，求输出方程、状态方程和驱动方程。 根据状态转换编码表→得各触发器次态和输出函数的卡诺图，进一步得出： （4）根据驱动方程和输出方程画逻辑图。 （5）检查电路有无自启动能力。 该电路的3个无效状态10、110、111代入状态方程中进行计算后获得的010、010、000都为有效状态，这说明一旦电路进入无效状态时，只要继续输入时钟脉冲CP，电路便可自动返回有效状态工作。电路有自启动能力。 思考：若设计异步时序电路，与同步时序电路应有何不同？ 5.2.2 同步时序逻辑电路的设计 步骤： 1、由状态编码表画触发器输出波形图。 2、有波形图确定各触发器的时钟。 3、计算驱动端的表达式。 4、画逻辑电路图。 5、验证能否自启动。 例：设计五状态异步增1计数器。 1、状态编码表 状态 Q3 Q2 Q1 0 0 0 0 1 0 0 0 2 0 0 1 3 0 0 1 4 0 1 0 5 0 0 0 2、波形图： 3、触发器时钟的确定： 由编码表知，电路要用3个触发器，选用JK触发器，3个触发器的时钟分别为 CP1、CP2、CP3，由波形图可确定如下：CP