基于门控时钟的数字IC低功耗设计技术探讨.pdfVIP

如果直接对这段代码进行综合，将生成图1所示的电路。这是设计中最常见的一类寄存器。当信号EN 为‘0’时，DATA_OUT保持原来的值不变。但此时时钟信号仍在作无用的翻转，会消耗额外的功耗。对于 这种情况可以在寄存器状态不需要改变时关断它的时钟输入以达到降低功耗的目的，如图2所示。这就是 寄存器门控时钟的基本思想。 图1适合采用门控时钟的寄存器 D Q一一 re8 bank 声妊 一+ 图2插入门控时钟后的寄存器 寄存器插入门控时钟之后可以消除其内部功耗以及时钟网络的功耗。此外，原电路中的多路选择器 (MUX)被门控时钟逻辑(包括一个锁存器和一个与门)代替，而且常常是一个门控时钟逻辑控制一组寄存器， 因此芯片的面积也会相应减小。 3寄存器门控时钟技术的实现 在对电路进行门控时钟功耗优化时，可以分两步来进行：首先，对整个电路从模块级进行门控时钟优化， 对于处于空闲状态的模块，关断其时钟以降低功耗：然后，对电路中状态长时间不发生变化的寄存器进行门 控，进一步降低电路功耗。 修改；②可以自动插入门控时钟，因此这里采用Power Compiler完成寄存器门控时钟的插入。 3．1Power Compiler门控时钟插入流程 Synopsys公司的PowerCompiler与DesignCompiler(DC)是集成在一起的，因此门控时钟的插入是在 DC中进行的。下面是插入门控时钟完成综合的DC脚本： ／木设定门控时钟设计变量木， set rtl true bier_names power_．preserve set true hdlin_no_．group_register ／丰设定门控时钟类型及相关参数木， 0．2-hold0．1 set_clock_gating_style—sequential_ceUlatch·setup scanenable—minimumitwidth3 -control_pointbefore--controLsignal 8 ·max_fanout 产读入RTL设计，插入门控时钟，Ic， set top_modulemodule_name Stop verilog$all_veriloges_files analyze—f elabolate Stop_module_name-gate_clock／木插入门控时钟吖 name current_designStop_module link hookup_testports-verbose 时钟的具体情况吖 ，宰插入门控时钟后的时钟定义与约束书， setCLK10 严时钟周期木， setI烈Ⅵ姗An灯Y0．5 严时钟的不确定性吖 setINSERTION_DELAY0．7 产时钟网络的延迟吖 create_clock-perioa龇-nameCLK[get．_portsc哟 POST create_clock—perioa$I丑K—nameCQCLK[get_pins--hierarchical＼ “*clk．．gate*／ENCLK] ／木门控后寄存器的时钟宰／ PRECGes