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EDA技术　复习及考试大纲东莞职业技术学院　电子工程系 王欣 2011-06-01 按照上面复习能考100分 内容 第1章　概述 第4章　应用VHDL设计数字系统 第5章　VHDL设计技术深入 第6章　实用状态机设计技术 题型 选择题（十题15空） 30 分 VHDL程序改错 （一题） 10 分 综合题（六题） 60 分 复习要点　 EDA技术中的英文专业术语 EDA CPLD FPGA ASIC SoC HDL VHDL 复习要点 EDA开发流程 复习要点 标识符 数据类型 INTERGER，BOOLEAN，BIT，STD_LOGIC, STD_LOGIC_VECTOR, 信号 变量 ? 信号SIGNAL 变量VARIABLE 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程中使用 行为特性 在进程的最后才对信号赋值 立即赋值 复习要点 不完整条件语句与时序电路 完整条件语句与组合电路 ARCHITECTURE rtl OF ex IS SIGNAL a, b，c, d, e: std_logic_vector(3 downto 0); BEGIN PROCESS (c, d, e, en) BEGIN IF en =1 then a = c ; b = d; ELSE a = e; END IF; END PROCESS; END rtl; 复习要点 实现时序电路的VHDL不同表述 【例4-9】－ 【例4-14】 固有延时 、传输延时 Moore型和Mealy型状态机 复习要点 VHDL程序改错 程序2： Architecture one of sample is variable a, b, c : integer; begin c = a + b; end; 程序1： Signal A, EN : std_logic; Process (A, EN) Variable B : std_logic; Begin if EN = 1 then B = A; end if; end process; 复习要点 实体描述及其对应的原理图符号元件 ENTITY AA IS PORT ( a: IN std_logic; b: IN std_logic; c: IN std_logic; d: OUT std_logic; e: OUT std_logic); END AA; 复习要点 VHDL程序及其相应RTL图 复习要点 根据状态机的设计，画出相应状态转换图 复习要点 用CASE语句的表达方式写出电路的VHDL程序 CASE 表达式 IS When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； When 选择值或标识符 = 顺序语句; ... ; 顺序语句 ； ... WHEN OTHERS = 顺序语句; END CASE ； 复习要点 用WHEN/ELSE语句完成电路的VHDL程序 7段显示译码器 WHEN_ELSE条件信号赋值语句 赋值目标 = 表达式 WHEN 赋值条件 ELSE 　　　 表达式 WHEN 赋值条件 ELSE 　　 ... 表达式 ； 复习要点 频率分频器 1/2 ,1/3,1/6分频(实验四) 图3-4 频率分频器