第3引脚总线周期.pptVIP

第2节8086的引脚总线周期和时序 8088的两种组态 最小组态：系统中只有一片8086,其存储容量不大,所要连的I/O端口也不多,总线控制逻辑电路被减到最小。 最大组态：构成的系统较大,可能包含不只一片微处理器,或要求有较强的驱动能力,带有一个总线控制器8288。 对应最小组态: M/IO (O,三态) 本信号为高，表示CPU与内存进行数据交换。为低，表示CPU与I/O进行数据交换。DMA传送时，置为高阻 WR (O,三态) 低有效，表示处在存储器写或I/O写 INTA (O) 中断响应信号，低电平有效 ALE (O) 地址锁存允许信号，高电平有效,有效时将地址信号锁存到地址锁存器中 HOLD (In)为总线保持请求信号 HLDA (O)为总线保持响应信号 DT/R (O,三态)为数据发送/接收信号 DEN (O,三态)为数据允许信号 其它引脚： AD15 ～ AD0 （I/O,三态） 地址/数据复用线 A19/S6 ～ A16/S3 （ O,三态）：地址/状态复用引脚。 ? NMI （In）非屏蔽中断请求信号,边缘触发 信号,不能由软件加以屏蔽。 ? INTR (In) 可屏蔽中断请求信号,高电平有效,为电平触发信号。 ? RESET (In) 复位信号,当其有效CPU结束当前操作,对DS,SS,ES,IP及标志寄存器清零,将CS置为FFFFH。于是CPU从FFFF0H开始执行程序,FFFF0H处放有一条JMP指令,转到系统程序入口处,进行初始化,引导到监控程序。 RD (O,三态) 读信号,低有效,表示正在进行存储 器或I/O读. TEST (In) 测试信号(输入),本信号与WAIT指 令结合起耒使用,执行WAIT指令时, CPU等待,若TEST有效,结束等待,执 行下面指令. READY (In) 准备就绪信号,一般由存储器或I/O 端口送来,当其有效,可进行数据传 送,一般在T3开始时去采样它,若为 低,需插入等待状态Tw。 3.5 指令周期、总线周期和T状态 指令周期—执行一条指令所需的时间。不同指令的指令周期是不同的。 例:最短指令: 寄←寄, 只需要2个时钟周期. 最长指令: 16位乘、除,约需200个时钟周期. 时钟频率 一个T状态时间 5M 200ns(0.2μs) 50M 20ns(0.02μs) 100M 10ns(0.01μs) 200M 5ns(0.005μs) 基本的总线周期有： ⒈存储器的读周期或写周期 ⒉I/O端口的读周期或写周期 ⒊中断响应周期 有些指令周期可划分为一个个总线周期。 总线周期—每当CPU与存储器或I/O端口交换一个字节的数据称之为一个总线周期。 每个总线周期通常包含4个T状态,一个T状态就是一个时钟周期,是CPU处理动作的最小单位。 * * 3.2 8086/8088片芯引脚功能说明 ◆8086/8088微处理器采用40条引线双列直插(DIP)封装。 ◆ 8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。还有一些专用信号：电源、地、时钟。 ◆ 8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。 3.3 8086的引脚和功能 BHE/S7 （O,三态）:高字节允许/状态复用引脚。 ?? BHE为0高8位数据线允许 ?? S7在8086中未定义，留作备用