第8章 ATD模块和PWM模块.pptVIP

9S12 PWM模块的极性控制 每个PWM 通道都对应一个极性设置位，决定了PWM 波的输出首先是高电平还是低电平。 当PPOLx 被置位时，对应的通道首先输出高电平，直到计数器计数到占空比寄存器的值后变为低电平；反之则首先输出低电平，直到计数器计数到占空比寄存器的值后变为高电平。 左对齐的输出波型 PWMCAE 寄存器中的CAEx 位是输出格式的控制位。CAEx=0，则对应通道的输出格式是左对齐的。 当使用左对齐格式输出时，8 位的计数器只使用加法计数。当计数器加法计数到占空比寄存器中的值时，PWM 通道输出波形的电平就发生变化；当计数器加法计数到周期寄存器中的值时，计数器复位，输出波形电平发生变化，然后再次读取占空比和周期寄存器中的值作为下次计数参考使用。 注意，计数器是从0开始计数的，直到周期寄存器中的值-1。 左对齐的输出波型 PWM波形频率和占空比的计算： PWMx 频率= Clock(A, B, SA, or SB) / PWMPERx 若Polarity = 0 (PPOLx=0) Duty Cycle = [(PWMPERx-PWMDTYx)/PWMPERx] × 100% 若Polarity = 1 (PPOLx=1) Duty Cycle = [PWMDTYx / PWMPERx] × 100% 左对齐的输出波型 下面举一个左对齐输出的例子： 假设时钟源频率=10MHz（周期=100ns），PPOLx=0，PWMPERx=4，PWMDTYx=1。 所以，PWMx 的频率 = 10MHz/4 = 2.5MHz，PWMx 的周期=400ns，PWMx 的占空比=3/4×100% = 75%。 居中对齐的输出波型 CAEx=1，则对应通道的输出格式是居中对齐的。 在这个模式下，计数器既进行加法计数也进行减法计数。当计数器加法计数到占空比寄存器中的值时，PWM 通道输出波形的电平就发生变化；当加法计数到周期寄存器中的值时，计数器会从加法计数改变为减法计数；当计数器再次减法计数到占空比寄存器中的值时，PWM 通道输出波形的电平再次发生变化；当计数器继续减法计数到$00 时，计数器重新变为加法计数器，然后再次读取占空比和周期寄存器中的值作为下次计数参考使用。 居中对齐的输出波型 用时钟源的频率除以周期寄存器中值的2 倍，得到的结果就是当前PWM输出波形的频率。 PWMx Frequency = Clock(A, B, SA, or SB) / (2×PWMPERx) 若Polarity = 0 (PPOLx=0) Duty Cycle = [(PWMPERx-PWMDTYx)/PWMPERx] × 100% 若Polarity = 1 (PPOLx=1) Duty Cycle = [PWMDTYx / PWMPERx] × 100% 居中对齐的输出波型 下面举一个居中对齐输出的例子： 假设时钟源频率=10MHz（周期=10ns），PPOLx=0，PWMPERx=4，PWMDTYx=1。 所以，PWMx 的频率 = 10MHz/(2*4) = 1.25MHz，PWMx 的周期=800ns，PWMx 的占空比=3/4×100% = 75%。 通道 7 周期和占空比 计数器 通道 5 周期和占空比 计数器 ... 通道 0 周期和占空比 计数器 管脚 使能选择 极性选择 对齐方式选择 管脚 管脚 PWM 初始化步骤 禁止PWM Disable PWMPWME 选择时钟 Select clock (prescaler and scale) for the PWM PWMPRCLK, PWMSCLA, PWMSCLB, PWMCLK 选择极性 Select polarityPWMPOL 选择对齐模式 Select center or left aligned modePWMCAE 对占空比和周期编程Program duty cycle and periodPWMDTYx, PWMPERx 使能PWM通道 Enable used PWM channelsPWME 9S12 PWM模块的通道级联 如果需要PWM 输出波形的精度更高，则可以把2 个8 位PWM 通道级联起来组成1 个16 位通道。 PWMCTL 寄存器中有4 个控制位，可以完成这个级联的功能。CON67、CON45、CON23 和CON01 可以把相应的两个通道级联起来。 注意级联后高8位和低8位的区别，控制寄存器的区别。 允许控制寄存器--PWME 当PWMEx 被置位后，PWM 输出就会立即开始。但是直到PWM 模块时钟的下一个周期到来之时，才可以输出正确的波形，而在这之前的波形可能会是无效的。 当处于级联模式时，8 个8 位PWM