Si+CMOS+RF+IC中高Q值电感的优化设计.pdfVIP

SiCMOSRFIC中高Q值电感的优化设计 李力南钱鹤张海英 中国科学院微电子中心，100029 摘要本文讨论了在体硅芯片上设计螺旋电感时．各种参数对电感的品质因数(Q)和自震频率 (fr)的影响，以及在一定频率F提高Q值所应做的参数优化，住没有提高T艺难度的情况下， 提出了改进电感性能的方法并对改进后的电感进行了模拟，结粜表明优化后的电感可以应用在 体SiCMOSRFIC中。 关键词；螺旋电瘩 品质因数(Q) 射频(职)IC 引言 近来，先进的O,lOSE艺已可做出特征频率很高的晶体管，从而使sic^IOs集成电路被广泛应 用在900M一2GHz频率(射频RF)范围内，而因为SicMOS3-艺的成熟，低造价及易于集成等特点， CMOSRF CMoSRF 使si IC可以在低于2GHz的频率范围内与GaAs，般极电路竞争[1]，但在制作si 是闻为体硅的电阻率较低，在高频时衬底损失和寄生电容很夫，使得集成螺旋电感的Q值很低．为 了提高Q值和自震频率，有人提出用微机械的方法将电感底F的衬底掏空[3]，以及通过bonding 的方法做悬浮电感[4]，这类方法使衬底的损失和寄生效应达到了最小，但其可靠性和机械性能 弗不令人满意，而且下艺与标准CMOS__r=艺不兼容，冈此不利r集成，本文的主要思想即是用尽 营简单且与标准r艺兼容的方法来提高电感性能。 电摩模型分析及提高啦的途径 1．电感模型及Q值的计算： 由删oSr：Z中的二次金属制成的螺旋电感如Fjg．1，它的另一端由一条一次金属条引出， 其等效电路如Fig．2。其中Ls代表金属的电感，Rs代表金属的串联电阻．cs代表：二层金属间的电 容，Cox代表电感与衬底问的氧化层电容，Csi和Rsi分别代表s1衬底本身的电容和电阻，据文献 分别为： 驴砸1+掣分。筹躐 1 2 Q=等。丽丽Rp _[1一警掣以F．删 3 其中uLs／Rs分别代表存储的磁场能量与电阻损耗，第二项为硅衬底带来的能量损失，定义为衬 底损失因数，最后一项为自震频率时由于电场能量增加带来的Q值降低，定义为自震因数。自震 频率可由最后一项为0得到，根据文献[5]的结论，在频率报高时Q值的降低是衬底损失和自震综 合的结果，1—2GHz时衬底损失引起的能量损失为10—30％。 2．提高Q值的途径： 由(3)式中可以看出，提高Q值最直接的方法就是减小串联电阻Rs年¨寄生电容Cox，通过增 加铝务厚度，可以较大幅度地减小串联电阻，因此尽量做厚金属是使0值变大的一种方法，但当 锅做到一定厚度时，刘锅在r艺上有难度，此外还可以用电阻率较低的金属，如铜，但要实现 铜布线，一般要采取CMP的方法．1+艺不成熟且T艺成本较高．住降低衬底电容方面，可以通过 增加绝缘层厚度来实现．但带来的f：艺问题是介质太厚使刻孔难度增加．冈此。从f。艺简单和 667 兼容性上来靠虑，这两种方法带来的Q值的提高是有限的，而从(3)中可知Rp接近无限时，衬 底损失因数接近1，Rsi为0或无穷人时Rp都为无穷大，这表明可以使电感下面的硅衬底开路或短 路，开路的方法可采用高阻衬底，忸标准CMOS—C艺衬底电阻率有一定范围，因此可以采用短路 的方法，利用CMOS r。艺中的多品硅做接地屏蔽层，使电感的电场无法进入硅衬底中，接地屏蔽 层的一个缺点是电感的磁场会在多品硅中引起环路电流，为了克服这一现象．有必要在多晶硅 屏蔽层中开槽，使电流无法形成同路．槽的宽窄可由模拟来确定。此外，不增加工艺难度又提 高电感性能的方法还可从版图设计来考虑，包括优化金属条的宽度，间距，以及电感中心的间 距(内径)。螺旋电感金属条问的棚且藕合町以使磁场增大，而间距越小，这种藕合应该越强， 从而可以通过减小金属条间距提高Q值，但间距在J二艺上受到光刻精度的限制，而且，在金属较 厚时，间距变小也易出现连锅的现象，所