RT综合系统设计中时序逻辑综合实现方法L.pdfVIP

微 电子学与计算机 2001年第 l期 RTL综合系统设计中时序逻辑综合的实现方法 袁媛 谢巍 刘 明业 (北京理工大学 ASIC研究所，北京 100081) 摘 要 ：时序逻辑综台是RTL综合系统设计中的一十重要部分。文章系统地论述了时序逻辑综合问 题 ，在分析用户的RTL描述形式的基础上，以具体算法的形式，提出基本时序逻辑电路描述综合的实现 方法 ，同时对其它一些综合系统中来引用的复杂时序逻辑电路也提出了具体 的综合实现方法。 关键词 ：RTL综合，时序逻辑综合，RⅡ描述，VHDL 1 引盲 本文系统地论述 RTL综合系统设计 中时序 目前 ，在数字系统 自动化设计领域 ，设计人 逻辑综合的主体实现方法。从分析用户输入的 员主要采用的是高级综合工具与寄存器传输级 RTL时序逻辑 电路描述 的一般特征 出发 ，对 (HTL)综合工具 ，虽然以高级综合为核心的高层 RTL综合中时序逻辑综合的实现方法进行深入 次设计方法逐渐成为EDA的主要发展趋势 ，但 讨论，并提出相应的综合实现方法 ，同时还采用 相对高级综合工具而言，RTL综合工具的设计 了其他一些 RTL综合工具未采用的复杂时序逻 方式与底层 电路有一定的对应关系 ．便于用户 辑 电路模块 。 控制与理解 ，比较符合设计人员的设计思想，一 些高级综合不能处理的电路也能够由RTL综合 2 时序逻辑 电路描述方式分析 来完成 ，因此 ，目前大多数设计人员仍旧采用 在 RTL设计中，经过组合逻辑电路处理过 RTL综合工具在寄存器传输级进行设计 ，RTL 的数据通常都需要进行存储 ，以便下一步的数 设计还是当前的主流设计方式 。 据处理及同步 ，而要进行数据存储就离不开时 由此可见 ，RTL综合工具具有相当高的实 序逻辑电路元件 ，数据的存储还包括寄存器之 用价值，一个好的RTL综合工具对于设计人员 间的数据传输 。这种进行数据 的传输与处理的 而言是非常重要的，它可 以缩短设计周期 ，减少 时序逻辑 电路体现在 电路的描述方式上主要是 设计错误，提高设计的可靠性，而其中好算法的 带时钟 ／控制条件的信号赋值语句。 采用能够使得产生的电路结构在造价 、面积 、时 最基本的两种时序 电路单元是锁存器和触 间等方面都让设计者比较满意。 发器 ，由这些基本元件及其它组合 电路能构 RTL综合的作用是实现从寄存器传输级行 成诸如计数器、累加器、移位寄存器及有限状态 为描述到门级结构描述的转换 。RTL综合系统 自动机等较复杂的时序 电路 “l。对于各种功能 设计的关键技术是传统的组合逻辑综合与时序 的时序逻辑 电路 ，用户采用硬件描述语言进行 逻辑综合 …，时序逻辑综合决定了电路 中数据 描述时，形式是多种多样 的，根据硬件描述语言 是如何传输、存储与同步的，是RTL综合系统设 的基本特征 及 RTL综合可综合子集草案 …， 计中的关键部分。对于时序逻辑综合的问题，相 时序逻辑 电路的描述主要可 以分为以下几种形 关的文献很少 ，文献 [1]提出了一种采用复杂时 式 (本文采用的硬件描述语言为 VHDL)： 序模块的方法 ，文献 [2】的主要 目的在于优化与 (1)基本时序逻辑 电路的描述 测试，但现有文献中没有见