王钿《淡逻辑设计学习》.pdfVIP

王钿《淡逻辑设计的学习》 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 学习逻辑设计首先要有项目挂靠，如果你觉得未来一段时间你都不可能有的话，接下来 的内容你就没有必要再看了，花的时间再多也只能学到皮毛--很多细节的问题光写代码是发 现不到的。而且要真正入门，最好要多做几个项目（这三年大大小小的项目我做有七八个）， 总线型的和数字信号处理型的最好都要接触一些，因为这两个方向的逻辑设计差异比较大： 前者主要是控制型的，会涉及到状态机等控制逻辑；后者主要是计算型的，难点主要在对符 号、浮点数转定点数、位宽等方面的处理上。 第二要有好的师父。这里说的好的师父并不是指画原理图画了几十年的老师傅，而是指 曾在专业IC 公司做过一段时间的人，好的专业IC 公司可以接触国内外最新的设计思想，在 他们的帮助下，起点就可以比其他人高不少，更重要的是你可以学习逻辑设计思想性的东西！ 如果你的师傅经常跟你说画原理图的好处，你还是重新找过师父算了--用原理图设计是一种 很落后的方式，即使他们可能会说可以系统级设计（专业的IC设计公司系统级设计绝对是 由方案保证的，而不会靠原理图这鬼东西）更为清淅。 第三要看一些好的资料。RTL级的书中《Verilog 硬件描述语言》、EDA先锋写的那几 本书都还可以,还有不得不提的是cliff的一些paper( 上有)；验证方 面入门可以看下《WrittingTestbenches》， 提高可以看下snug(Synopsys 的用户论坛，里面的 文章基本上反映了业界的领先水平）的paper；系统级的可以看看《片上系统-可重用性设计 方法学》。 第四要自己多总结，多动脑筋。逻辑设计的东西其实本质上的东西并不多：把RTL级 的常用的D触发器、计数器、移位寄存器、状态机、多路选择器等基本的电路标准化、固 定化；先做方案再写代码；设计时序；知道约束原理及怎么加约束；划分模块时知道怎么做 到时序收敛；做验证的时候熟悉相应语言的行为级描述（这个肯定比RTL级好学多了）然 后就是理解testbench 的结构化设计。把这些东西的本质都搞清楚了做个合格的逻辑工程师 应该是绰绰有余了，呵呵。 在接下来的部分我主要就第四点随便说点自己的经验，说的不好还请大家批评指正。 入门前 刚才开始接触逻辑设计很多人会觉得很简单：因为verilog 的语法不多，半天就可以把 书看完了。但是很快许多人就发现这个想法是错误的，他们经常埋怨综合器怎么和自己的想 法差别这么大：它竟然连用for循环写的一个计数器都不认识！ 相信上一段的经历大部分人都曾有，原因是做逻辑设计的思维和做软件的很不相同，我 们需要从电路的角度去考虑问题。 在这个过程中首先要明白的是软件设计和逻辑设计的不同，并理解什么是硬件意识。 软件代码的执行是一个顺序的过程，编绎以后的机器码放在存储器里，等着CPU一条 1 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合 lzxiao@ 珠联璧合 lzxiao@ 珠珠联联璧璧合合 llzzxxiiaaoo@@ssoohhuu..ccoomm 王钿《淡逻辑设计的学习》 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 一条的取指并执行；因此软件设计中经常会带有顺序处理的思维。而逻辑设计则不同，我们 设计的是数字电路，它是由很多很多的与非门及D触发器构成的，上电之后所有与非门和 D触发器都同时工作，不会因为A触发器的代码描述在B触发器之前A触发器就是先工作， 事实上，RTL级代码的代码先后顺序在综合成网表文件后这种顺序就消失了，取代的是基 本逻辑电路之间的互联关系描述；因此逻辑设计需要的是一种并发的思维，我们也需要用并 发的思维去考虑电路的设计。 当然，我们设计的电路功能一般都有先后顺序的关系，如果这种顺序不能通过代码的先 后顺序来实现，那么要怎么完成这一功能呢？在逻辑设计中，我们所说的先后顺序都是基于 时间轴来实现：它的承载体就是时序逻