可测性设计(DFT)的过去、现在及其未来.pdfVIP

可测性设计{DFT)的过去、现在及未来 王信博 (台湾华腾科技股份有限公司副总经理新竹市科学园区工业东九路27号2楼) 摘要：自有Ic产业以来，如何以最经济、最有效的方式测试Ic，而且获得不错的测试品质，始终是非常重要 的课题。不管是记忆体，逻辑产品，还是模拟电路都有相同的问题。大约在25年前，开始有人希望以更系统化，更高 效率的方式(可测性设计)来处理。在此之前，Ic设计者必须根据自己的经验在一些特别的电路加上测试点以作控 99 制或观察。许多实用的可测性设计辅助程式大约从1 0年开始发展。到如今，几乎所有先进制程的产品都必须使用 Scan以及BIsT(Buiit—in—self—Te st)。许多产品还需要更新的技术来不断提升测试品质的要求，并且必须能以可 接受的成本达到此目标。 si 这篇文章提到许多现有DFT运用的方式，并讨论在扫描合成(scansynthes)，内建自我测试(BIST)，自动测试样 c test rn simulati 式产生程式(automatipattegeneration)，及错误模拟(fault on)各方面的进展。最后并提出 F S 最佳的DT／BIT整合设计流程，每个环节该注意的项目，以及如何将此流程应用在大型的、复杂的系统单晶片 stelll—on—chi (sY P)元件，以及DFT面临的新问题及可能的解决方案。 1 简介 2 可测性的各种解决方案 9 从1 70年代中期起，就已经有许多人在谈论 DFT的应用技巧起源于在电路板上加入一些特 forTe DFT(Design stabilitY)。到了现在，定的线路来帮助测试及隔离诊断可能的错误。当电 二十一世纪到来，DFT仍然是个重要话题。到底 路板越来越复杂时，就发现必须先解决像组合式回馈 DFT是什么，对Ic设计又有什么重要性?为什么世线路，循序电路的启始设定。 界半导体协会预估，在2012年之前，如果DFT技术没 这些问题。如此才能让自动测试样式产生程式 有突破性的成长，Ic测试成本将超过Ic制造成本?(ATPG)、错误模拟(Fault i 而因为测试准确度跟不上制程进步的速度所造成的良 离(fault 10ss)也会越来越大。 率损失(Yield Ic的容量、复杂度又远超过电路板的问题，原本电 在解释这些之前，我们必须先从一些定义谈起。 路板的解决方式已无法适用于大型的集成电路。因 F ontr01l— 有些人将D T当成一些可控制性(c 此结构化的DFT技巧(如LSSD，MUXEDScan及 ability)及可观察性(observab儿itY)的指标。BIST)就应运而生了。 另外有些人将DFT当成一些特别的运用技巧。在本 扫描设计是现在EDA最为成熟的技术之一。全 扫描(Full 文中，可测性(testabilitY)则是指针对高速的、 复杂的元件产生高品质测试样式的操作效率及方便 性。 如此广义定义就可涵盖所有DFT相关问题， 原有功能且兼具独立的控制及观察通道，而有效增加 包括对产品的执行效率、设计时间、晶片大小、 线路的可控制性及可观察性。因此，在测试模式 晶圆良率、测试发展时间、错误涵盖率、测试成 (ATPG，或Fault 本、产品品质、及新产品推出进程的影响。这样 扫描设计看成