大规模逻辑器件的可测试性设计.pdfVIP

第30卷第10期增刊 仪 器 仪 表 学 报 、，oI．30No．10 2009年lO月 ChineseJoumaIofScientificIllStrument Oct．20019 大规模逻辑器件的可测试性设计 王保锐 (中国电子科技集团公司第四十一研究所电子测试技术国家级重点实验室，青岛266555) 摘要：为实现数字采集处理模块中多个大规模逻辑器件的故障检测，本文针对大规模逻辑器件的功能和特点设计了可测性 设计方案，从工程应用方面分两个层次实现了其可测试性设计，一是基于边界扫描的静态测试，二是采用BIST内建自测试 技术的动态测试。该方案最终实现了较高的故障覆盖率，并能在调试阶段和工作阶段检测和实现故障定位，保证系统稳定可 靠的运行。 关键词：大规模逻辑器件FPGADSP存储器边界扫描动态测试 of Baorui MeasurabilityDesignlarge—ScaIeLogicalDeVicewang (了沁4lst nnd Tesl atld l憾titute西c翻℃Nmio凇lKc)，kbordto咿可ScienceTechnolo斟佣Ekc蜘nic Me砸埘屯凇m 266555) Qi鸭D口o Abstract：To陀aIizefailuredetectionof deVic懿in蛐colIection module，111is m锄yla曙e-scale processing paper introduc髓 scheme伽t、)I，o to如nction柚dofthis is me鹬urabilitydesign leVels孔c0一ing speciaItymodule，0ne statictestb舔edon is testb雒ed0nBISTselftest boundaD，sc锄，柚0therdynamic techIlolo阱111isdesi印achiVed failure c舯locate矗ilu陀on higher coVerage，and debugperiod柏d、vorkingperiod，thesystemfinally∞hived stabilization． hi曲er deVice teSt FPGADSP Keywords：la唱e-Scalelogical memo叫boundaD，sc锄dyn锄ic 1 引言 就很难检测发现，但作为大规模逻辑器件，由于更 能与数字逻辑和软件结合在一起，FPGA器件内部 可测试性设计，是使电路模块易于测试的设 和DSP都足软件控制的而且可以灵活的逻辑编程， 计，是以改善电路模块可测性和可诊断性为目标的 因此针对该模块设计了如下的可测试性方案，一是 设计，是不改变原来电路的功能，尽量少用附加的 基于边界扫描的静态测试，二是采用BlST内建自 硬件，力求用简单方法