数电第四章 若干典型的组合逻辑功能器件.pptVIP

§ 4.4.1 编码器 　编码对于我们并不陌生，像电话号码、邮政编码、学号等，但这些都是用十进制数表示的编码。在数字电路中，一般用的是二进制编码。 所谓编码就是赋予选定的一系列二进制代码以固定的含义。 编码器---具有编码功能的逻辑电路 例1：设计一个4/2线编码 器，其功能表如下： 存在的问题1： 　　若 I1　 、I2 同时按下， F2F1F0输出？怎样与I3 按下区分呢？ （想一想） 8_3线优先编码器74LS348： 1.当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数 例1 试用8选1数据选择器74151实现逻辑函数：L=AB+BC+AC 2.当逻辑函数的变量个数大于数据选择器的地址输入变量个数时 例2 用4选1数据选择器实现逻辑函数： 例 试用8选1数据选择器74151实现全加器 【例4-1】 有四个单位（医院、工厂、屠宰场、舞厅）共由一台发电机供电。要求在下列两种情况下对四个单位的用电情况进行编码，并设计相应的编码电路。 （1）发电机不能同时给两个以上的单位供电，而且任何时候也只有一个单位提出供电申请； （2）发电机不能同时给两个以上的单位供电。但是同一个时刻可能有多个单位提出供电申请，而发电机要按一定优先顺序供电，优先级别最高的是医院，其次是工厂、屠宰场，优先级别最低的是舞厅。 74LS147 CD4532 【例4-2】 一组组合逻辑电路有两个控制信号C1和C2，要求： （1）C2C1=00时，F=A⊕B （2）C2C1=01时，F=AB’ （3）C2C1=10时，F=A+B’ （4）C2C1=11时，F=AB 【例4-3】 3-8线译码器和1/8多路数据选择器如图4-12(a)、(b)所示，请设计一台两个3位二进制数的比较器，当A=a2a1a0和B=b2b1b0两数相等时F=1。 【例4-3】 3/8线译码器及门器件实现逻辑函数F（C,B,A）=Σm(0,3,6,7)。 【例4-4】 习题4.1.4 思考:2变量,3变量,5变量,6变量……. 8变量的奇校验如何实现? 思考:偶校验如何实现? 【例4-5】用两片74LS283和必要的门设计一个一位8421BCD码十进制加法电路。 【例4-6】 习题4.2.8 【例4-7】 :用74LS151设计一个实现两位二进制数相乘的电路 【例4-8】 : 用74LS138设计一个实现两位二进制数相乘的电路 【例4-5】 习题4.4.26 并联扩展 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。 4.4.5 算术运算电路 1 半加器和全加器 2 加法器 3 加法器的应用 半加器 1 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 用与门和或门实现 用与或非门实现 先求Si和Ci。为此，合并值为0的最小项。 再取反，得： 实现多位二进制数相加的电路称为加法器。 串行进位加法器 2 加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 并行进位加法器（超前进位加法器） 进位生成项 进位传递条件 进位表达式 和表达式 4位超前进位加法器递推公式 超前进位发生器 加法器的级联 集成二进制4位超前进位加法器 2 加法器的应用 (1)8421 BCD码转换为余3码 BCD码+0011=余3码 (2)二进制并行加法/减法器 C0-1＝0时，B?0=B，电路执行A+B运算；当C0-1＝1时，B?1=B，电路执行A－B=A+B+1运算。 思考:将余3码转换为8421 BCD码 本节小结 　能对两个1位二进制数进行相加而求得和及进