LTE中卷积码的译码器设计和FPGA实现.pdfVIP

音频声学 LTE中卷积码的译码器设计与FPGA实现 李冬冬，杨军 中国科学院声学研究所通信声学实验室， 北京100190 码译码算法。由于Tail．biting卷积码的循环特性，采用固定延迟译码的方法，降低了译码复杂 度。通过使用全并行的结构及简单的回溯存储方法，设计了’一个具有高速和低复杂度的固定 延迟译码器。在FPGA上实现并验证，验证结果表明译码器的性能满足了LTE系统的要求。 关键词：LTE；Tail．biting卷积码；Viterbi算法；固定延迟译码；FPGA 1引言 Term LTE(Long 为其核心技术。它对实时业务、高可靠性业务和广播级多播业务都能提供较好的 率，高速率对信道编码和译码技术提出了更高的要求。 对于LTE低时延、高速率和高可靠性的要求，降低译码的实现复杂度和时延 以及提高其可靠性对LTE系统性能就显得极其重要，也是一个巨大的挑战。 2译码器的设计与实现 在译码器的设计中，采用固定延迟算法。首先对进入译码器之前的软判决数 据进行处理，如图l所示，将其处理成图中所示的待译码数据格式，其中DL是实 际输入的所需译码数据长度，PL为所需在数据中加的数据前缀长度，也即上述固 定延迟算法中的头译码长度，DD为所要达到的译码深度(decodingdepth)， DD—DL为所要加的后缀长度，即固定延迟算法中的尾译码长度。在设计中选择 PL为96，由于在LTE系统中DL是变化的，最大为76，不能够选择固定的尾译 码长度，但在本文设计中选择固定的DD为192。 r肋i二盎 ·r——————__ TraceBuck 图1译码数据组成图 图2为译码器的整体设计框图。图中译码器主要由译码器系统控制模块，分 ．313． 中国科学院声学研究所纪念建所50周年暨第五届学术交流会 支度量(BM)模块，加比选(ACS)模块，回溯(TB)模块和输出缓存组成。 数据处理由译码器系统控制模块控制完成，它控制从输入缓存中读入数据进 行译码。 图2译码器整体设计框图 下面对译码器BM模块、ACS模块和TB模块这3个核心模块的具体设计与 实现进行详细介绍。 2．1BM模块 在整个系统中分支度量采用的是软判决数据，软判决根据接收的的软判决比 特和编码器网格图的参考分支，计算其欧氏距离。结合系统所用软判决数据特点， 可以得到如下计算方法删=∑n枷-I足Cf，公式中，R，为接收的软判决比特的绝对 值，G∈{o，1}为参考分支比特。 2．2ACS模块 在每一个时钟中，用得到的分支度量(BM)和路径度量(PM)相加，得到 下一时刻状态的多个路径度量，通过比较，选择一个幸存分支。将每个状态的幸 存分支，存储到回溯存储器中，更新路径度量。 由于网格图的蝶形结构，我们可以比较PMi—PMj和BM—BMp(即如果 PMf十肼，PM，+肼口，可以将其写为PMi一跗，BM口一肼p，这样对于每一 对相关状态可以重复使用这两项，在这个过程中需要用到32个加法器。通过这种 方法，可以明显减少ACS模块中的加法器数量。 D10和n=皿D4BD2q1。即，状态 两个新状态可以分别表示为m=D5D4D3D2 移到状态所=织qB砬Dlo，如果输入比特1，转移到状态刀=B或BD2口1。根据 上面的转移状态关系，更新状态的路径度量。 0，如 对于幸存分支的存储表示，本文采取如下方法，状态m=织或D3D2Dl 果由状态f-0D5