EDA设计中时钟的可靠性.pdfVIP

EDA设计中时钟的可靠性探讨 黄世瑜，唐林 (四川职业技术学院．四川遂宁629000) 摘要：在cPLD／FPG^芯片编程设计时，通常需要用时钟来控制系统中各模块协调工作，如果时钟设计不当，在极限温度、 电压或制造工艺偏差的情况下将导致错误的行为，并且调试困难。本文就此对全局时钟、门控时钟、多级逻辑时钟和波动式时 钟进行分析探讨，以求在设计电路中消除毛刺，提高电路系统的稳定性。 关键宇：全局时钟；门控时钟；多级逻辑时钟；行波动式时钟 中图分类号：TN710文献标识码：A 文章编号：1008—8970一(2009)03—0127一02 无论是在离散逻辑、可编程逻辑，还是用专用集成芯片 图l所示出全局时钟的实例。定时波形示出触发器的数 实现的数字电路设计，可靠的时钟是非常关键的。在逻辑电 据输AD[I．．3】应遵守建立时间和保持时间的约束条件。建 路设计中时钟可分为：全局时钟、门控时钟、多级逻辑时钟、 立和保持时间的数值：￡ECPLD／FPGA数据手册中给出，也可 行波时钟和多时钟系统。其中多时钟系统能够包括四种时 用软件的定时分析器计算出来。 钟类型的任意组合。本文就几种常见时钟类型优化设计进 二、门控时钟 行探讨。 在实际应用中，整个设计项目都采用外部的全局时钟 一、全局时钟 是较为困难。CPLD／FPGA具有乘积项逻辑阵列时钟，允许 对于—个设计项目来说，全局时钟(或同步时钟)是最简 任意函数单独的时钟控制各个触发器。然而，当你用阵列时钟 单和最可预测的时钟。在CPLD／FPGA设计中最佳的时钟方时，应仔细地分析时钟函数，以避免毛刺，产生竞争冒险现象。 案是：由专用的全局时钟输入萌脚驱动的单个主时钟去控 通常用阵列时钟构成门控时钟。门控时钟常常同微处 制设计项目中的每一个触发器。只要可能就应尽量在设计 理器接口有关，用地址总线去控制写脉冲。然而，每当用组 项目中采用全局时钟。CPLD／FPGA都具有专门的全局时钟合函数时钟控制触发器时，通常都存在着门控时钟。如果满 引脚，例如EPIC6Q240C8中的28脚就是全局时钟输入端。它足下面的两个条件，门控时钟可以像全局时钟一样可靠地 直接连到器件中的每一个寄存器。这种全局时钟为器件提 工作：一是驱动时钟的逻辑必须只包含一个“与”门或—个 供延时最短。响应速度最快，且不会出现竞争冒险现象的时 “或”门。在某些工作状态下如果采用再附加逻辑电路，会出 钟脉冲。 现竞争冒险产生的毛刺。二是逻辑门的一个输入作为实际 的时钟，而该逻辑门的所有其它输入必须当成地址或控制 肼 啦 线，它们应遵守时钟的约束。 ∞ 图2是可靠的门控时钟的实例。在图2中，用—个“与”门产 a曲■郇 生门控时钟．引脚n、帐为时钟引脚，引脚ADD[0…3】是地址引 脚，两个自虫发器的数据是信号Ⅸ1．．n廖髓机逻辑产生的。 图2波形图显示出有关的建立时间和保持时间的要求。 这个设计项目的地址线必须在时钟保持有效的整个期间内 保持稳定。如果地址线在规定的时间内未保持稳定，则在时 钟上会出现毛刺，造成触发器发生错误的状态变化。 图1全局时钟 【收稿日期}2009-03-418 【作者简介11．黄世瑜(1978一)，男，四川职业技术学院电子系教师