RTL组合电路描述的Verilog HDL编译器的设计.pdfVIP

下载本文档

32
0
约8.26千字
约 6页
2015-09-30 发布于湖北
举报
版权申诉

RTL组合电路描述的Verilog HDL编译器的设计.pdf

1、本文档共6页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

RTL组合电路描述的Verilog HDL编译器的设计.pdf

第28誊第4期湖南大学学报 (自然科学版) V01．28．№．4 afHunan sciencesEdition) OO1 2oo1年8月 Journal univef售ity(Natufd AⅥ．2 文章■号Ilooo一2472(2001)04一0099一05 HDL RTL组合电路描述的Verilog 编译器的设计。陈骥，邝继顺，张大方 (湖南大学计算机科学系，湖南长沙410082) 85／89 摘要：设计了一个针对IscAS 路VerilogHDL描述的编译器．这个编译器可以作为RTL电路测试研究 HDL描述、创建功能模块类库和将RTL描述述了该编译器解析Verilog 转化为无层次分块的门垃描述的基本原理，提出j主要问题的解凌苯略． HDL，IscAs85／89Benchmark；寄存器传送鼓描述；关键词：verilog 编译器；电路测试中圈分类号tTP306+3 文献标识码：A RTL A HDL for VerilogCompiler CHEN Ji，KUANGJi—shun，ZHANG Da—fang (Deptof Science，Hunan 410082，China) Computer Univ，Cha“gslla HDL Benchmarksasa forthe Abstnct：AVe forISCAS85／89 utility rilog compiler ofRTLcombinationalcircuitsisintroduced．Onthebasisofthe offea— study analysis of andRTL oltheconstructionofthemodule1i— ture8 HDL Verilog description，methods andtheconversionfromRTLHDL to are brary descriptiongate—leveldescription showed． HDL；ISCAS一85／89 Keywords：Verilog 随着电子系统设计技术的飞速发展，集成电路的设计规模和复杂度不断增加，在设计 De8cfiption 中普遍采用了HDL(Hardware