(VHDL)8位二进制乘法器电路程序.pdf

8 8位二进制乘法电路 88 该乘法器是有由8位加法器构成的以时序方式设计的8位乘法器，采用逐项移位相加的方 法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为 部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部 分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第 四次得到的部分积相加。直到所有的部分积都被加过一次。 例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别 其计算过程如下： 下面分解8位乘法器的层次结构，分为以下4个模块： ①右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进 行乘法运算的移位操作。 ②加法器模块：这是一个8位加法器，进行操作数的加法运算。 ③1位乘法器模块：完成8位与1位的乘法运算。 ④锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成 输入数值的锁存与移位。 按照上述算法，可以得到下图所示之框图和简单流程图。图中8位移位寄存器reg_8存放 乘数a，从a 的最低位开始，每次从reg_8 中移出一位，送至1×8 位乘法器multi_1 中，同时 将被乘数加至multi_1 中，进行乘法运算，运算的结果再送至8位加法器adder_8中，同时取 出16位移位寄存器reg_16 的高8 位与之进行相加，相加后结果即部分积存入 reg_16 中，进 行移位后并保存。这样经过8次对乘数a 的移位操作，所以的部分积已全加至reg_16中，此 时锁存器reg_16存放的值即所要求的积。 -1- （A）电路框图 输出结果 16位移位寄存器reg_16 8位加法器adder_8 时钟、清零、移位控 制信号，控制移位、 清零或锁存 1×8位乘法器multi_1 被乘数b 8位移位寄存器reg_8 乘数a （B）简单流程图 开始 开始信号到来，置newstart为1 寄存器reg_16置0 时钟上升沿到来， 寄存器reg_8置乘数a 时钟下降沿，置newstart为零 reg_8移出1位后与被乘数放入multi_1 中进行乘法运算，结果送至adde_8 reg_16 取出高8 位送adder_8 中，与 multi_1 得到结果进行加法运算，结 果送至reg_16右移后并进行锁存 输出每一步的运算结果，即输出reg_16 的值，其中第八个值即为求得的积 结束 1 8 reg_8 1 8 reg_8 （11）88位移位寄存器rreegg__88的设计 -2- 8位移位寄存器是在时钟（r8_clkevent andr8_clk=1）信号作用下，当r8_load=1时，将 8位乘数加载进入；而当r8_load=0时，对数据进行移位操作，同时定义一个信号reg8用