数据采集板设计概要lvds.doc

数据采集卡FPGA平台设计概要 版本历史： 版本 设计 审核 批准 备注 V0.1 肖晖 2009-7-17．初次制定。 V0.2 田云钧 2009-9-9．扩充 V0.3 田云钧 2009-9-15，详细完善 V0.4 田云钧 2009-10-15，修改 V0.5 田云钧 2009-11-6，完成仿真模块，并对设计做了必要的修改完善 V0.6 田云钧 2009-11-27，修改设计，ADV7181的输出设置为YcrCb格式，DDR格式的RGB数据输出方案暂且搁置。本次改动不大 V0.7 田云钧 2010.03.01添加单片机控制单元软件设计 V0.8 田云钧 2010-3-31去掉ADV7181C，一片FPGA采两路LVDS信号 V0.9 田云钧 2010-5-20 修改dout模块设计 V1.0 田云钧 2010-8-26 阶段性更新 第一章 系统组成概述 4 1.1系统组成概述 4 1.1.1系统组成如下图所示： 4 1.1.2硬件资源估算 5 1.1.3 单片机控制单元 6 1.1.4视频解码芯片 7 1.1.5 FPGA模块 7 第二章 FPGA内部逻辑设计 8 2.1 FPGA内部逻辑总体框图以及简要说明 8 2.1.1 LVDS模块 8 2.1.2 异步FIFO模块 8 2.1.3 DOUT模块 9 2.1.4 系统主控模块 9 2.2 子模块设计 9 2.2.1 DCM设计 9 2.2.2数据采集单元设计 10 2.2.3 异步FIFO单元 15 2.2.4 DOUT单元设计 15 2.2.5 系统控制单元设计 18 第一章 系统组成概述 1.1系统组成概述 1.1.1系统组成如下图所示： 本系统使用两片XILINX公司的SPARTAN3A系列XC3S700A芯片作为数据采集系统的主要处理单元，单片机通过SPI的方式与FPGA通信。 系统电源设计在上图中未出现，将使用单一5V，2A电源输入，系统内部将其转换成合适的电压，推荐使用TPS54616(3.3V)，TPS64613(1.5V)和线性控制芯片从3.3V变换到2.5V 两片FPGA采用相同的设计逻辑，共用一片初始化芯片。 采用6层板设计。 1.1.2单片FPGA硬件资源估算 序号 项目 需求 提供 说明 1 时钟 3 8 满足要求 2 单端IO 151 372 DS90C3202(71*2)，单片机（5），LED(4) 3 差分IO 18对 165对 FPGA输出LVDS信号 4 RAM 62Kb 360Kb 至少62Kb异步FIFO。 5 slices ? 5888 下面列出所有与FPGA相连的IO。 DS90C3202将接收到的LVDS信号解码，输出70位的并行数据和1路时钟信号这样FPGA需要71根线与DS90C3202相连。 引脚名称 IO（相对FPGA） 说明 RXEA[0..6] 输入 偶场数据 RXEB[0..6] 输入 偶场数据 RXEC[0..6] 输入 偶场数据 RXED[0..6] 输入 偶场数据 RXEE[0..6] 输入 偶场数据 RXOA[0..6] 输入 奇场数据 RXOB[0..6] 输入 奇场数据 RXOC[0..6] 输入 奇场数据 RXOD[0..6] 输入 奇场数据 RXOE[0..6] 输入 奇场数据 RCLKOUT 输入 时钟LVTTL输出 需要注意的是一片FPGA对应两片DS90C3202 单片机与FPGA连接的IO，选用2051单片机作为主控单元单片机通过SPI接口与FPGA通信，并通过软件对FPGA复位，所以一共需要7根线。 引脚名称 IO（相对FPGA） 说明 Reset 输入 复位 SCS 输入 片选 SCLK 输入 时钟 SMOSI 输入 主出从入 SMISO 输出 主入从出 RW 读写控制 低为读，高为写 SEL 通道切换 sel为0时，选择A通道，否则选择B通道 FPGA的输出，输出为LVDS信号，需要16位的数据，一个时钟信号，以及一个数据有效信号，共计18对差分信号。 FPGA内部的RAM资源足够满足我们所开的异步fifo的深度。 时钟源有三个：两个DS90C3202解码得到的LCLK，以及系统的时钟输入SYSTEMCLK。这三个时钟将输入到DCM，这样一共需要3个DCM。 这样，FPGA一共需要 71*2+7+4=153个单端IO，18对差分IO，3个DCM。我们选择的FPGA型号为XC3S700A，可以满足该系统要求。 1.1.3 单片机