FPGA设计及应用 第三版 作者 褚振勇 第5-8章_ 第5章.pptVIP

图5.36 双时钟5、10分频器仿真波形 　　利用计数器可以实现特殊的分频功能，图5.37是一个利用“4count”计数器宏模块实现的“9/8分频器”电路。“4count”宏模块的逻辑参数如表5.25所示。 图5.37 9/8分频器 表5.25 “4count”宏模块的逻辑参数 　　4．存储器设计中应注意的一个问题 　　RAM、FIFO和ROM等存储器在许多电路中是不可或缺的关键部件，特别是在一些需要特殊运算的场合，设计人员通常利用ROM构造出各种各样的查找表，以简化电路的设计，提高电路的处理速度和稳定性。 　　在FPGA器件中实现存储器功能，需要占用芯片的存储单元，而这种资源是十分有限的。例如在Altera公司FLEX10K系列的FPGA器件中，存储容量在6114比特到20480比特之间，EAB的数目在3～10个之间。在实际情况下，一个存储器至少要占用一个EAB，因此整个设计中所需要的存储器单元的数目既受存储容量的限制，又受EAB数目的限制。如果一个设计中使用了过多的存储单元，设计人员就必须选用更大规模的器件，而此时往往导致大量的逻辑单元未被利用，这无疑会使得成本大大增加，给开发和调试工作带来不利的影响。 5.2 Maxplus2库 5.2.1 时序电路宏模块 　　1．触发器 　　触发器是数字电路中的常用器件，在后面介绍的许多电路中，都可以发现触发器的身影。触发器可以组成各种类型的计数器和寄存器。常用的触发器类型主要分为D触发器、T触发器、JK触发器以及带有各种使能端和控制端的扩展型触发器等。 　　表5.19列出了QuartusⅡ的Maxplus2库提供的触发器宏模块的目录。 表5.19 触发器宏模块目录 表5.19 触发器宏模块目录 表5.19 触发器宏模块目录 表5.19 触发器宏模块目录 　　2．锁存器 　　锁存器主要分为RS锁存器、门控RS锁存器和D锁存器三种形式，它的作用就是把某时刻输入信号的状态保存起来。 　　触发器实际上是一种带有时钟控制的锁存器。锁存器和触发器状态均跟随输入信号的电平值变化，二者不同之处在于锁存器的状态随输入信号实时变化，而触发器的状态要等到时钟沿到来时才改变。 表5.20 锁存器宏模块目录 表5.20 锁存器宏模块目录 　　3．计数器 　　计数器是数字系统中使用最广泛的时序电路，几乎每一个数字系统都离不开计数器。计数器可以对时钟或脉冲信号计数，还可以完成定时、分频、控制和数学运算等功能。根据输入脉冲的引入方式不同，计数器可分为同步计数器和异步计数器；根据从计数过程中数字的增减趋势不同，计数器可分为加法计数器、减法计数器和可逆计数器；根据计数器计数进制的不同，计数器还可分为二进制计数器和非二进制计数器(如二－十进制计数器)。 　　QuartusⅡ的Maxplus2库提供了几十种计数器宏模块，在设计中可以任意调用，表5.21列出了这些宏模块的目录。 表5.21 计数器宏模块目录 表5.21 计数器宏模块目录 表5.21 计数器宏模块目录 　　图5.29是一个利用“8count”宏模块构成的“模128同步计数器”，“8count”是8位二进制加/减计数器，采用同步或异步读取预置数据和异步清零方式。“8count”宏模块的逻辑参数如表5.22所示。 图5.29 模128同步计数器 表5.22 “count”模块的逻辑参数 　　下面简要分析一下计数器的参数设置及其原理： 　　* “CLK”时钟输入端口，“CLRN”为外部清零端口(低电平有效)，“Q”为结果输出端口； 　　* “DNUP”接地，表示采用加法计数方式，在时钟上升沿的驱动下，计数器的8个输出端口“QH..QA”以二进制方式显示时钟脉冲的数目，其中“QH”为最高有效位(MSB)，“QA”为最低有效位(LSB)； 　　* “LDN”接读取控制信号，而将“STEN”悬空(系统默认值为接高电平)，则将计数器配置为同步读取方式； 　　* 数据预置端口“H..A”设置为零，指示计数器初始计数从开始，其中“H”为最高有效位，“A”为最低有效位； 　　* 计数器从初始状态计数到时，表示已经完成一个计数周期，在这里用一个8输入与门检测这一状态，当“QG..QA”同时为高电平时，与门输出一个高电平脉冲信号，时间宽度为一个时钟周期。 图5.30 模128同步计数器仿真波形 　　图5.29中D触发器的作用有两个，其中一个作用是消除与门输出的毛刺信号。由于器件内部存在延时，计数器的输出端口“QG..QA”上高低电平的翻转并不是同时进行的，相互之间会有几个纳秒的差异，这就有可能在与门输出端产生毛刺。从仿真波形的组合节点19上可以看