Verilog HDL数字系统设计——原理、实例及仿真 作者 康磊 第8-13章 第8章.pptVIP

　　　　　　8.1 编 码 器　　用文字、数字或符号代表特定对象的过程称为编码。电路中的编码就是在一系列事物中将其中的每一个事物用一组二进制代码来表示。编码器就是实现这种功能的电路，图8.1是编码器的逻辑符号。编码器的逻辑功能就是把输入的2N个信号转化为N位输出。常用的编码器根据工作特点有普通编码器和优先编码器两种。 图8.1 编码器的逻辑符号 　　表8.1和表8.2分别是8线—3线的普通编码器和优先编码器的真值表，表中输入用表示，输出用Yi(正逻辑)或(负逻辑)表示。普通编码器仅允许在任何时刻所有输入中只能有一个输入是有效电平(如表8.1中的低电平)，否则会出现输出混乱的情况。而优先编码器则允许在同一时刻有两个或两个以上的输入信号有效，当多个输入信号同时有效时，只对其中优先权最高的一个输入信号进行编码。输入信号的优先级别是由设计者根据需要确定的。 　　【代码8.1】 实现普通编码器的Verilog HDL描述。　　其功能仿真结果见图8.2。 图8.2 普通编码器的功能仿真结果 　　【代码8.2】 实现8位优先编码器的Verilog HDL描述。　　其功能仿真结果见图8.3。 图8.3 8位优先编码器的功能仿真结果 　　　　　　8.2 译 码 器8.2.1 二进制译码器　　　二进制译码器的逻辑功能是把输入的二进制代码表示的所有状态翻译成对应的输出信号。若输入的是3位二进制代码，3位二进制代码可以表示8种状态，因此就有8个输出端，每个输出端分别表示一种输入状态。因此，又把3位二进制译码器称为3线—8线译码器，简称3-8译码器，与此类似的还有2-4译码器和4-16译码器等。 图8.4 3-8译码器的逻辑符号 　　常用的3-8译码器74LS138的逻辑符号如图8.4所示。图中，STA、　　和　　是译码控制信号，只有当STA=1，　　+　　=0时，译码器才对输入信号A2A1A0进行译码，其真值表如表8.3所示。 　　【代码8.3】 3-8译码器模块。　　其功能仿真结果见图8.5。 图8.5 3-8译码器的功能仿真结果 8.2.2 十进制译码器　　十进制译码器的逻辑功能是将输入的4位BCD码翻译成对应的输出信号，因此输入信号有4个，输出信号有10个。图8.6是十进制译码器的逻辑符号，其真值表如表8.4所示。 图8.6 十进制译码器的逻辑符号 　　【代码8.4】 二—十进制译码器模块。　　其功能仿真结果见图8.7。 图8.7 二—十进制译码功能仿真结果 8.2.3 七段译码器　　实际应用中往往需要显示数字，常用最简单的显示器件是七段数码管。它是由多个发光二极管LED分段封装制成的。LED数码管有共阴型和共阳型两种形式，图8.8是七段数码显示器件的外形图、共阴极和共阳极LED电路连接图。 图8.8 七段LED数码管 　　图8.9所示是常用七段译码器的输出与显示字形的对应关系。　　七段译码器的功能就是给出输入信号对应的段码输出，例如对共阴极译码器而言，当输入为“0”时，为了显示“0”就需要a～g七个段中只有g段是灭的，其余段都应点亮，因此输出为abcdefg即“0”的段码。输入为“6”时，只有b段是灭的，其余段都应点亮，因此输出为abcdefg即“6”的段码。七段译码器的逻辑符号见图8.10。 图8.9 常用七段译码器字形 图8.10 七段译码器的逻辑符号 　　【代码8.5】 共阴、共阳极输出可选七段译码器模块。　　其功能仿真结果见图8.11。 图8.11 七段译码器的功能仿真结果 　　　8.3 数据选择器和数据分配器8.3.1 数据选择器　　在实际应用中，往往需要在多路输入数据中根据需要选择其中一路，完成这样功能的电路称为数据选择器或多路选择器。 　　数据选择器的作用可以用如图8.12所示的多路开关来描述。根据输入信号A1A0的状态，从输入的四路数据D3～D0中选择一个作为输出，图中，A1A0=11，所以输出的数据是D3。其对应的真值表如表8.5所示。图8.13是4选1数据选择器的逻辑符号，图中的控制信号　　=0时，实现表8.5的功能；当　　　　=1时，Y不受A1A0的控制，输出为0。 图8.12 数据选择器的工作原理示意图 　　【代码8.6】 4选1数据选择器模块。　　其功能仿真结果见图8.14。 图8.14 4选1数据选择器功能仿真结果 8.3.2 数据分配器　　数据分配器实现与数据选择器相反的功能，是将某一路数据分配到不同的数据通道上，因此也称为多路分配器。　　图8.15是一个4路数据分配器的功能示意图。图中，S相当于一个由信号A1A0控制的单刀多掷输出开关，输入数据