Verilog HDL数字系统设计——原理、实例及仿真 作者 康磊 第8-13章 第12章.pptVIP

　　12.1 QuartusⅡ软件简介及特点　　QuartusⅡ软件是Altera提供的完整的多平台设计环境，能够满足设计者特定的设计需要，可以完成FPGA/CPLD的开发与设计。QuartusⅡ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程，能够支持百万门以上逻辑器件的开发，并且为第三方工具提供了无缝接口。QuartusⅡ软件的编程器是系统的核心，提供功能强大的设计处理，设计者可以添加特定的约束条件来提高芯片的利用率。 　　在设计流程的每一步，QuartusⅡ软件均能够引导设计者将注意力放在设计上，而不是软件的使用上。同时能够自动完成错误定位、错误和警告信息提示，使设计过程变得更加简单和快捷。 　　QuartusⅡ软件主要具有以下特点：　　(1) 支持多种输入方式，如原理图、模块图、HDL等。　　(2) 易于引脚分配和时序约束。　　(3) 内嵌SignalTapⅡ(逻辑分析仪)、功率估计器等高级工具。　　(4) 支持市场主流的众多器件。　　(5) 支持Windows、Solaris、Linux等操作系统。　　(6) 支持第三方工具，如综合、仿真等工具的链接。 　　　12.2 QuartusⅡ软件开发流程　　QuartusⅡ软件开发的完整流程如图12.1所示。在实际的设计过程中，其中的一些步骤可以简化，简化后的QuartusⅡ设计流程如图12.2所示。本节将详细讲述QuartusⅡ软件开发流程的具体步骤。 图12.1 QuartusⅡ设计流程 图12.2 简化的QuartusⅡ设计流程 12.2.1 设计输入　　1．原理图输入　　原理图(Schematic)是使用“电路图”来描述设计的图形化表达形式。其特点是适合描述各部件的连接关系和接口关系。原理图输入的设计方法直观、易用，支撑它的是一个功能强大、分门别类的器件库，然而由于器件库中元件的通用性差，导致其可重用性、可移植性较差。如需更换设计实现的芯片型号，整个原理图需要进行很大的修改甚至是全部重新设计。所以原理图设计常作为辅助的设计方式，它更多地应用于混合设计和个别模块设计。 　　2．HDL文本输入　　HDL文本输入方式是利用HDL语言来对系统进行描述，然后通过EDA工具进行综合和仿真，最后变为目标文件后在ASIC或FPGA/CPLD上具体实现。这种设计方法是目前普遍采用的主流设计方法。 12.2.2 综合　　综合(Synthesis)是将HDL语言、原理图等设计输入转换成由基本门电路(与、或、非门等)及器件库提供的基本单元所组成的网表，并根据目标与要求(约束条件)优化所生成的逻辑连接，最后形成elf或vqm等标准格式的网表文件，供布局布线器进行实现。　　随着FPGA/CPLD复杂度的提高、硬件系统性能的要求越来越高，高级综合在设计流程中成为了重要部分，综合结果的优劣直接影响了布局布线的结果。好的综合工具能够使设计占用芯片的物理面积最小、工作效率最高。 　　综合有以下几种表示形式：　　(1) 算法表示、行为级描述转换到寄存器传输级(RTL)，即从行为描述到结构描述，称为行为结构。　　(2) ?RTL级描述转换到逻辑门级(可包括触发器)，成为逻辑综合。　　(3) 将逻辑门表示转换到版图表示，或转换到PLD器件的配置网表表示，称为版图综合或结构综合。根据版图信息进行ASIC生产，有了配置网表可在PLD器件上实现系统功能。 12.2.3 布局布线　　QuartusⅡ软件中的布局布线(Fitter)是由“fitter”(适配)执行，其功能是使用Analysis 　Synthesis生成的网表文件，将工程的逻辑和时序的要求与器件的可用资源相匹配。它将每个逻辑功能分配给最合适的逻辑单元进行布线，并选择相应的互连路径和引脚分配。如果在设计中执行了资源分配，则布局布线器将试图使这些资源与器件上的资源相匹配，努力满足用户设置的其他约束条件并优化设计中的其余逻辑。如果没有对设计设置任何约束条件，布局布线器将自动对设计进行优化。QuartusⅡ软件中布局布线包含分析布局布线结果、优化布局布线、增量布局布线和通过反向标注分配等。 12.2.4 仿真　　仿真(Simulation)的目的是在软件环境下，验证电路的设计结果是否和设想中的功能一致。在如图12.1所示的设计流程中，设计者在完成了设计输入、综合、布局布线后，需要验证设计的功能是否能够实现以及各部分的时序配合是否准确。如果存在问题则可以对设计进行修改，从而避免逻辑错误。高级的仿真软件还可以对整个系统设计的性能进行估计。规模越大的设计，越需要进行仿真。常用的第三方仿真工具包括Mentor Graphics公司的ModelSim、Synopsys公司的VCS、Cadence公司