数电课程设计课件10.pptVIP

多功能数字电子钟的顶层文件 EDA Pro2K实验系统介绍 可用资源 8个数码显示（含8421译码） 可显示0～9，A～F 8个LED发光管显示 1个带驱动的小型扬声器（蜂鸣器） 8个按键 4组时钟源 可用资源使用方法——引脚分配（锁定） 课程设计简述 结束 ! /* ttl74ls194 */ else case ({S1,S0}) 2b00: begin Q=Q;end 2b01:begin Q=Q1; Q[0]=DSR;end 2b10:begin Q=Q1;Q[3]=DSL;end 2b11: begin Q=D;end default:begin Q=4bx;end endcase end endmodule /*v60u*/ module v60u(q,t33,reset,clk,en); output [7:0] q; output t33; input reset,clk,en; reg [7:0] q; reg t33; always @(posedge clk or negedge reset) if(!reset) q=0; else if(!en) begin if((q[7:4]==5)(q[3:0]==9)) begin q[7:0]=0; end ⒓ 时序逻辑电路五: 加60进制 （8421BCD）计数器 /*v60u*/ else if(q[3:0]==9) begin q[3:0]=0; if(q[7:4]==5) q[7:4]=0; else q[7:4]=q[7:4]+1; end else q[3:0]=q[3:0]+1; assign t33=q[5]q[4]~q[3]~q[2]q[1]~q[0]; //assign t33=(q==8h32)? 1:0; end endmodule 仿真波形 /*v60d*/ module v60d(clr,ld,clk,hr,lr,alarm); output[3:0] hr,lr; output alarm; reg [3:0] hr,lr; wire ala; input clr,ld,clk; wire clr,ld,clk; reg c; assign alarm=ala; always @(posedge clk or negedge clr or negedge ld ) begin if(!clr) begin {hr,lr} = 8h00 ; c =1b0;end ⒔ 时序逻辑电路六: 递减60进制 ( 8421BCD)计数器 /*v60d*/ else if(!ld) begin {hr,lr} = 8h60 ; c =1b1;end else if (({hr,lr} == 8h00) c) begin {hr,lr} = {hr,lr};end