FPGA开发流程介绍.doc

FPGA开发总结 前言 2 一 开发工具 2 1.1 QuartusII 2 1.2 ModelSim 6 1.3 SOPC builder 6 1.4 Nios II EDS 7 1.5 Source Insight 7 二 VHDL语言 7 三 Verilog语言 14 四 仿真 14 五 FPGA管脚分配、时序约束 14 六 下载 16 七 版图PCB 18 八 UART 18 前言 一 开发工具 1.1 QuartusII 六、Quartus2 调用ModelSim方法 设置仿真工具路径 选择 Tools --- options --- EDA tool Options 设置仿真工具选择ModelSim-Altera，语言VHDL 1、建立好工程，编译无错。 2、点击菜单栏中processing,选择start，选择start testbench template write。此时会自动生成testbench模板到项目文件夹simulation里面，后缀为.vt 3、在quatusii界面打开.vt文件，进行修改编辑。 4、在项目管理窗器件上右击选择件Device打开如下界面 QuartusII不能产生POF文件解决办法QuartusII编译以后不能产生POF文件往往是由于没有选择EPCS器件造成，下面就如何选择EPCS介绍以下步骤： 1 打开QuartusII 2 打开“Assignments/Device”3 点击“Device an Pin Option/Configuration” 4 选择“Use Configuration device”在下拉菜单中选择使用的串行EPCS4器件（这是我使用的型号）5 选择“OK”完成设置。指定EPCS后，重新编译，产生了POF文件。 1.2 ModelSim 二、ModeSim 破解 本破解还是根据之前网络上流传的其他版本摸索着破解的，在我的电脑上modelsim 10.1a win7 32，已经经过验证成功，其他系统和版本应该也可以的，需要的自行尝试。将MentorKG.exe和crack.bat文件复制到安装根目录win32目录下，运行crack.bat文件，生成txt文件后另存，将另存的路径添加为系统环境变量LM_LICENSE_FILE 如D:\modeltech_10.1a\LICENSE.TXTOK ！ 破解成功！ 下载地址： /share/link?shareid=75018uk=2114004977 七、ModelSim 中Altera 仿真库的添加 /asus119/archive/2011/04/01/2001774.html 1.3 SOPC builder 1.4 Nios II EDS 1.5 Source Insight 一、让Source Insight支持Verilog 下载对应的clf文件官网链接： /public/languages/ 配置source Insight options－》preferences－》languages－》import－》*.clf 这样会在左侧列表里增加一个verilog custom 增加类型 step1 options－》document options－》add type step2 type name处填入：verilog step3 file filter处填入：*.v step4 在下面的language选择verilog custom step5 选中：symbol window step6 Close 从Verilog到VHDL 起手式 从Verilog撞进VHDL的世界，有些东西要先搞清楚，否则会一头雾水： 1. 大小写敏感： Verilog是大小写敏感的，VHDL则非； 2. 注释：Verilog的行注释为//，块注释为/**/;VHDL只支持行注释–;1 基本结构 VHDL被认为是要求更严格，更多讲究的语言，相比和C类似的Verilog，架构上更严谨一些： 1. 基本结构：从上往下为 USE定义区（调用库和包）；Package定义区（自定义程序包）；Entity定义区（定义电路实体外观，I/O接口的规格）；2Architecture定义区（描述内部功能）；3Configuration定义区（决定那个Architecture被使用）4 2. 并行与串行： 在这一点上，VHDL和Verilog有些类似，书写在Architecture内的语句，直接被认为是并行执行，无论书写顺序的（就如同Verilog中的并列的Always语句块）；而顺序执行的串行语句必须放置在进程语句(p