《ADC架构VI：折迭型ADC 》.pdf

MT-025 指南 ADC架构VI ：折叠型ADC 作者：Walt Kester 简介 “折叠”架构是各种串行或每级一位架构中的一种。有多种架构可以使用每位一级技术来执 行模数转换，基本原理如图1所示。每级一位、无误差校正机制的多级流水线式分级ADC 基本上就是一个每级一位转换器。实践中，此类流水线式转换器一般使用每级1.5位方法 来提供误差校正功能(详见参考文献1)。 在每级一位ADC 中，输入信号在整个转换周期中必须保持恒定。共有N级，每级都有一个 “位”输出和一个“残余”输出。上一级的残余输出是下一级的输入。最后一位通过一个比较 器检测，如图所示。 VREF ANALOG INPUT SHA STAGE R1 STAGE R2 STAGE 1 2 N-1 + - BIT 1 BIT 2 BIT N-1 BIT N MSB LSB DECODE LOGIC AND OUTPUT REGISTERS N B. D. Smith, An Unusual Electronic Analog-Digital Conversion Method, IRE Transactions on Instrumentation, June 1956, pp. 155-160. 图1：每级一位ADC的一般架构 每级一位架构可以与其它架构结合使用。例如，最后一级的残余输出可以通过一个Flash型 转换器进一步数字化，从而提供更高的分辨率。 B. D. Smith于1956年发表的一篇文章是首次提到这种架构的文献之一(参考文献2)。但Smith 指出，先前的工作已由R. P. Sallen在麻省理工学院完成(1949年论文)。Smith在文章中说明 了实现模数转换所需的二进制和格雷(或折叠)传递函数。 Rev.A, 10/08, WK Page 1 of 12 MT-025 二进制和折叠型每级一位(串行)ADC 图2所示为用于执行单个二进制位转换的基本级，它由一个2倍增益放大器、一个比较器和 一个1位DAC(转换开关)组成。假设这是ADC 的第一级。MSB就是输入的极性，通过比较 器进行检测，比较器还控制1位DAC 。1位DAC的输出与2倍增益放大器的输出相加，然后 将由此产生的残余输出输入到下一级。为了更好地了解该电路的工作原理，图中显示了一 个涵盖整个ADC范围(–V 至+V )的线性斜坡输入电压的残余输出。注意，残余输出的极性 R R 决定了下一级的二进制位输出。 +VR INPUT RESIDUE INP