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消除高速串行链路的时钟抖动 作者：Hamed Sanogo 现场应用工程经理 Maxim 公司 随着新一代串行数据标准成功地从快速过渡到超高速，设计人员需要花费大量时间考虑这些 高速信号的模拟设计，只是简单关注 1、0 数字域信号远远不能满足实际要求。为了找到潜 在的问题并加以解决，从而避免现场应用出现这些问题，设计人员必须检查实际设计参数。 信号完整性(SI)工程师必须降低或消除时钟抖动对系统性能的影响。本文讨论了针对典型速 率为 1Gbps 或更高速率的高速串行数据链路的简单、实用方法。 高速串行链路的特性取决于 SI 工程师发现问题、理解问题以及解决抖动问题的能力。在本 文讨论中，我们假设 PHY(物理层)和 SerDes