可编程逻辑器件应用 总结.ppt

可编程逻辑器件应用 可编程逻辑器件（PLD－－Programmable Logic Device）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。 PLD器件的优点 集成度高，可以替代多至几千块通用IC芯片 极大减小电路的面积，降低功耗，提高可靠性 具有完善先进的开发工具 提供语言、图形等设计方法，十分灵活 通过仿真工具来验证设计的正确性 可以反复地擦除、编程，方便设计的修改和升级 灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间 保密性好 PLD的发展趋势 向高集成度、高速度方向进一步发展 最高集成度已达到400万门 向低电压和低功耗方向发展，5V?3.3V?2.5V?1.8V?更低 内嵌多种功能模块 RAM，ROM，FIFO，DSP，CPU 向数、模混合可编程方向发展 大的PLD生产厂家 设计输入 原理图输入 使用元件符号和连线等描述 比较直观，但设计大规模的数字系统时则显得繁琐 HDL语言输入 逻辑描述功能强 成为国际标准，便于移植 原理图与HDL的联系与高级语言与汇编语言类似 在系统编程技术ISP－－In System Program VHDL语言程序的基本结构： 库说明（library） 实体说明（entity） 结构体说明（architecture） VHDL语言中的数据 数据对象： 常量：一旦赋值就不会发生变化 变量：可以在程序中改变值的量，赋值立即生效 信号：可以随时间改变数值，赋值允许产生延时 顺序描述语句： If 语句 If 条件1 then 第1组顺序语句； elsif 条件2 then 第2组顺序语句； …… else 第n+1组顺序语句； end if； Case语句： case 条件表达式 is when 条件表达式的值 =〉一组顺序语句； ………… when 条件表达式的值 =〉一组顺序语句； end case; 进程语句： Process（敏感信号表） 变量说明语句； Begin 一组顺序语句； End process； 敏感信号是指那些值发生改变后能够引起进程语句执行的信号。 If （clk’event and clk=‘1’）then 在时钟边沿的条件得到满足后才真正执行时序电路所对应的语句。 当时钟信号作为进程的敏感信号时，在敏感信号表中不能出现一个以上的时钟信号 MAX+PLUS II 设计环境介绍 MAX+PLUS II 设计方法介绍 设计输入（Design Entry） 编译 仿真 时序分析 器件编程 设计输入 多种设计方法： MAX+PLUS II 图形设计输入 （Graphic design entry） 文本设计输入 （Text design entry） AHDL, VHDL Altera 设计方法学 多级设计 将设计分为几个模块 单独输入并调试每个模块 每个独立模块都产生Default Symbols或者Include文件 将这些模块应用于高级设计文件 编译 选择目标器件 切记80/80原则. 保留20%逻辑及20% 输入/输出(I/O) 管脚资源以用于将来的设计修改 首先,在无任何管脚分配的情况下编译高级设计来检验实际设计是否满足目标器件 验证 仿真 功能是否正确? 是否存在假电平讯号? 执行时序分析 解决性能受阻问题 编程 器件编程 运行测试验证系统 必要的话,修改设计,根据后面的注释提示重新编译并重新给器件编程 第三章 利用可编程逻辑器件进行现代电子系统的设计 第三章第一节 可编程数字系统设计中的几个基本概念 组合逻辑电路 按结构和工作原理不同，数字电路可分为两大类：组合逻辑电路和时序逻辑电路。 组合逻辑电路的特点：组合逻辑电路是数字电路中最简单的一类逻辑电路，其特点是功能上无记忆，电路中不包含存储单元，结构上无反馈。即电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。 组合逻辑电路任意时刻的输出只取决于该时刻的输入，于电路原来的状态无关 常用的组合逻辑电路有：地址编码器、加法器、多路选择器等 深入总结 当某一时刻同时有一个以上的信号发生变化时容易产生毛刺 组合逻辑电路是会产生毛刺的 时序逻辑电路的设计进阶 时序逻辑电路 时序逻辑电路任一时刻的输出信号不仅取决于当时的输入信号还取决于电路原来的状态 常用的时序逻辑电路有：计数器、移位寄存器、序列发生器等 同步时序电路 同步时序电路的存储器件为触发器，且触发器是在同一个时钟操作下工作的 异步时序电路 异步时序电路的存储器件可以是触发器也可以是延迟器件。电路不需要统一的系统时钟 在FPGA设计中采用同步时序电路 一般认为同步时序电路不存在竞争－冒险现象 FPGA存在内部逻辑实现