ch内部存储器..ppt

当前流行内存条 当前流行内存条 * * 3.4 高速缓冲存储器Cache 3.4.1 Cache的原理与结构 根据大量典型程序的运行分析表明,当CPU从主存中取出指令和数据时,在一个较短的时间间隔内,由程序产生的地址往往局限在主存空间的某个很小的区域内。这种在某一时间段对局部范围的存储器地址频繁地访问，而对此范围以外的地址访问甚少的现象,称为程序访问的局部性。 高速缓冲技术就是利用程序的局部性原理,把程序中正在使用的部分（活跃块）存放在一个高速的容量较小的存储器（Cache）中，使CPU对存储器的访问操作大多数针对Cache进行,从而使程序的执行速度大大提高。 3.4 高速缓冲存储器Cache 1．Cache的基本结构 由前面已经介绍过的内容我们知道，高速缓冲存储器存在于主存与CPU之间，由静态存储芯片（SRAM）组成，具有接近于CPU的速度。图示出了CPU、Cache与主存之间的关系，主存中存放的是正在运行的程序与数据。 图 CPU、Cache与主存的关系 3.4 高速缓冲存储器Cache 2．地址映象与转换 为了把信息放到Cache中，必须应用某种函数把主存地址映像到Cache中定位，称为地址映像。而将主存地址变换成Cache地址，称作地址变换，它们之间是密切相关的。也就是说主存中的数据是按一种确定的规则存放到缓存中，根据这种规则可以很容易地由主存地址转换成缓存地址，下面介绍三种地址映象的方式。 （1）全相联方式 （2）直接相联方式 （3）组相联映象方式 3.4 高速缓冲存储器Cache 3.4.2 Cache与DRAM的一致性 存储系统中数据的一致性是十分重要的问题。数据的不一致，通常是由写操作引起的，而这种不一致，往往会引发错误。Cache的内容是主存内容的一部分，是主存的副本，内容应该与主存一致 1．Cache的写操作 对Cache进行的写操作，采用了三种更新策略，也就是三种不同的写操作方法：全写法、写回法和写一次法。 图 Cache与主存内容不一致的两种情况 3.4 高速缓冲存储器Cache 2．Cache的读操作 （1）贯穿读出式 该方式的原理如图3.37所示。 图 贯穿读出式原理示意图 3.4 高速缓冲存储器Cache （2）旁路读出式 该方式的原理如图所示。 图 旁路读出式原理示意图 3.4 高速缓冲存储器Cache 3.4 高速缓冲存储器Cache 3.4.3 Cache的分级体系结构 Cache在实际应用中采用分体和分级两种不同的技术以提高性能。 1．Cache的分体 为了拓宽存储体的频带宽度，采用多体并行存储器技术是一种较好的策略，在Cache的实用中也采用了多体存储器的结构。最常用的分体技术是将Cache分为数据体Cache与指令体Cache。因为数据与指令不在一体可以减少多个访问源访问存储器的冲突，而且两个体的访问操作不完全相同，数据体有读操作和写操作，而指令体只有读操作。因此在替换时，只有数据体有写回的问题。 3.4 高速缓冲存储器Cache 2．Cache的分级 当前CPU的速度与主存的速度大约相差1～2个数量级，在这种情况下，采用一级Cache的结构，其命中率往往不能满足要求，必须采取相应的措施。 以Pentium PC的Cache为例。Pentium PC微处理器采用2级Cache结构。1级Cache容量为16KB，集成在微处理器芯片内部。外部有一个容量为256KB或512KB的2级Cache，安装在主板上。 3.4 高速缓冲存储器Cache 3.4.4 微机中的Cache替换技术 Cache的优点是速度快，但容量小，只能存放主存中当前最活跃的那一部分数据，所以在程序不断运行时，就需要将最新要用到的数据调入，如果缓存已经存满，就必须替换出去一块。 Cache替换策略: 1．随机法（RAND法） 2．先进先出法（FIFO，First–In－First–Out） 3 .最近最少使用法（LRU，Least Recent Used） 3.5 内存的封装形式 3.5.1 内存条的主要标准 内存条是由一个个内存芯片所组成的完整的内存模块。完整的内存条是将内存芯片焊接在一定规格的印刷电路板（PCB）上，通常形状为条形，因此而得名。随着内存需求的不断扩大，传统的DIP内存芯片已经被内存条所取代，与CPU时钟相适应的内存速度也从最初的200ns到今天的5ns甚至更低。 3.5 内存的封装形式 SIMM内存条