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Vperl2的扩展与改进研究电路与系统孙伟鹏204l叭44 摘要 随着VLSI设计规模的不断扩大，如何提高前端设计验证的效率成了迫在眉 睫的问题。Vped是一种verilog预处理工具，通过自动生成输入输出端口列表、 模块自动互连等等方式让设计者可以专注于逻辑实现，从而大幅度提高了VIJsI 前端RTL设计效率。 但Vperl在实际应用时存在着若干不足之处。本文在Vped的基础上提出了 新的使用词法分析的实现方案Vped2，克服了VPerl无法分析嵌套的位拼接结 构、不能指定生成的目标代码的位置等不足，并通过减少磁盘IO、使用数据库 保存设计信息等手段，使Vperl2源代码分析速度、使用灵活性等方面均有了较 大改进。 RTL设计中的冗余信息进行了较为深入的分析，针对有限状 本文对verilog 态机设计冗余引入了新的vperl2语法。本文概要介绍了词法分析相关的概念， 并详细介绍了Vperl2的源代码扫描以及信号提取分析算法，并通过合理的合并 精简大大减少了分析源代码过程中的磁盘操作；优化了子模块连接代码生成算 法，使用伯克利数据库保存模块输入输出端口信息，进一步减少了代码分析和磁 盘操作。 本文通过一个模块设计的实际应用展示了Vped2的良好效果，并进行了 未来的发展方向。 Perl 关键词verilogVperl2冗余信息设计效率词法分析 vpem的扩展与改进研究电路与系统孙伟 Abstract AsIc scalebecomesand to larger f而11t_end des远n 1arger，howimprave becomesacritical can diminatetlle des逗nemdency pmbl哪．Vperl VeIilog automatic10 redundancy，throughportdedudng，automatic sensi廿啊够list andautomaticinter—modulewire RTL completion connect，greatlyimprove des远ne伍den呵． But alsohasnuⅡlberofdrawbacks Vperl in de- practjalusage．This paper scribesanew lexical implemen协廿on baSedon Vped2using ana】ySis approach hasovercomethe of Vperl，which recursiveconcatenation