可编程逻辑器件原理总复习讲解.pptVIP

* * * Processes中信号赋值的注意事项P120 看下列的代码，那种电路是综合的结果？ PROCESS (clock) BEGIN IF rising_edge(clock) THEN b = a; -- 在 clock 上升延后, a 赋给 b c = b; --在 clock 上升延后, b赋给 c END IF; END PROCESS ; a clock c b a c clock OR Signal Assignment in Processes(P137 在进程中，信号不是被立即更新，而是在预定的时间被更新 信号事实上直到执行到END PROCESS才被更新 所以，前面综合出两个寄存器 (c = b 中的ｂ是原来的状态 b) 本文来自一生范文网，更多优秀范文请访问本站 Variables 当并行信号赋值不能在process 外使用时, 可用 variable解决问题 Variables 和 signals类似, 但只用在 PROCESS中. 不能在 processes间传输信息 Variables 可以是VHDL中任何数据类型 赋给 variable 的值立即生效 用分号结束赋值 (:), 如下: c := a AND b; c Variables vs. Signals 用 variable 解决前面的问题: PROCESS (clock) VARIABLE b : std_logic ; BEGIN IF rising_edge(clock) THEN b := a ; -- 立即赋值生效 c = b ; -- 按预定时间赋值生效 END IF; END PROCESS ; a clock 带有复位和时钟使能的10进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器复位 ELSIF CLKEVENT AND CLK=1 THEN --检测时钟上升沿 IF EN = 1 THEN --检测是否允许计数 IF CQI 1001 THEN CQI := CQI + 1; --允许计数 ELSE CQI := (OTHERS =0);--大于9，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; --计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; --将计数值向端口输出 END PROCESS; END behav; 【例6-3】 带有并行置位的移位寄存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS -- 8位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT; ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) V