答疑与有限状态机设计祥解.ppt

* 问题探讨 全成斌 存在的问题 Signal vs variable 对LE认识 资源是有限的240个LE 状态机 * * 硬件描述与软件不同之处 信号 硬件连线的抽象 连接电路中元件 并行语句 多个语句同时执行 对应于电路中的不同部分 a b * FPGA的基本单元 Out D Q Clock Select 触发器 In 1 In 2 In 3 LUT 组合逻辑块 * 有限状态机设计 * 1 一般有限状态机 1.1 类型定义语句TYPE TYPE语句用法 TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ; TYPE 数据类型名 IS 数据类型定义 ; 举例 1. TYPE st1 IS ARRAY ( 0 TO 15 ) OF STD_LOGIC ; 2. TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; 子类型Subtype是原数据类型的一个子集 Subtype 子类型名 Is 基本数据类型 Range 约束范围; Subtype Digits Is Integer Range 0 To 9 ; * 枚举数据类型 属于自定义数据类型 枚举数据类型常用于状态机描述 type stats is (S0, S1, S2, S3); -- 定义状态机的四个状态 Signal current_state,next_state:stats * 1.2 为什么要使用状态机 1、状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 2、状态机的结构相对简单，设计方案相对固定。 3、状态机容易构成性能良好的同步时序逻辑模块。 4、状态机的VHDL表述丰富多样、有其独到的好处。 5、在高速运算和控制方面，状态机更有其巨大的优势。 6、高可靠性。 * 状态机实例 ADC0809采样状态机 * 简单计算器状态机 * 1.3 一般状态机的结构 1. 说明部分 说明部分一般放在结构体的ARCHITECTURE 和BEGIN之间，例如： ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ... 一般用枚举数据类型描述状态机的状态； 用一个信号存储当前状态。 * 1.3 一般状态机的结构 2. 主控时序进程 描述在时钟的驱动下，状态转换的进程 图1 一般状态机结构框图 * 1.3 一般状态机的结构 3. 主控组合进程 给出状态机输出 确定下一状态的走向 4. 辅助进程 辅助状态机工作的进程，比如数据锁存 * 【例1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); --数据类型定义，状态符号化 SIGNAL current_state, next_state: FSM_ST; --将现态和次态定义为新的数据类型 接下页 BEGIN REG: PROCESS (reset,clk) --主控时序进程 BEGIN IF reset = 1 THEN current_state = s0;--检测异步复位信号 ELSIF clk=1 AND clkEVENT THEN current_state = next_state; END IF; END PROCESS; COM:PROCESS(current_state, state_Inputs) --主控组合进程 BEGIN CASE current_state IS WHEN s0 = comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_