第四章有限状态机祥解.pptVIP

4.3 基于FPGA的数字系统设计原则和技巧 4．分模块设计方法 图 分模块设计示意图 4.3 基于FPGA的数字系统设计原则和技巧 在分模块设计时，需要注意： （1）顶层模块主要完成对子模块的组织和调用，最好不要有复杂的逻辑功能。一般顶层模块包括有这几部分：输入输出管脚说明、模块调用、时钟与置位/复位、三态缓冲和简单组合逻辑。 （2）子模块的划分一定要合理，要综合考虑功能、时序、复杂度等等因素。 （3）为增加设计可读性和可维护性，尽量不要在深层次的模块间建立接口，也不要跨层次建立接口。 4.3 基于FPGA的数字系统设计原则和技巧 4.3.2设计技巧 1．串并、并串转换技巧 2．流水线设计技巧 图 三步骤流水线设计结构图 图 三步骤流水线设计时序图 4.3 基于FPGA的数字系统设计原则和技巧 3．乒乓操作技巧 图 乒乓操作原理图 图 乒乓操作实现低速模块处理高速数据 4.4小结 本章讨论了有限状态机的基本原理和两种不同类型的有限状态机：Moore机和Mealy机。给出了设计FSM的基本步骤和指导原则。通过两个典型实例阐述了FSM设计的一般方法和设计过程。最后给出了基于FPGA的数字系统设计时的一些通用原则和设计技巧。 习 题 4 1.什么是有限状态机？Moore机和Mealy机的各自特点和区别？ 2.请使用本章介绍的有限状态机设计方法设计同步FIFO和异步FIFO。 3.充分体会基于FPGA的数字系统设计的基本原则和设计技巧，掌握一些常用的可综合风格代码写法。 * * Company Logo 第四章 第四章 有限状态机设计 大纲 4.1 FSM设计方法 4.2 FSM设计实例 4.3 基于FPGA的数字系统设计原则和技巧 4.4小结 习题4 4.1 FSM设计方法 有限状态机（FSM，Finite State Mechine），顾名思义，就是一系列数量有限的状态组成的一个循环机制。 本章主要介绍有限状态机的特点和设计规则，给出了使用Verilog HDL硬件描述语言设计有限状态机的一般方法。结合Moore机和Mealy机的设计实例，详细分析了具有可综合风格的有限状态机的设计方法和设计过程。最后给出了数字系统设计的一些基本原则和设计技巧。 4.1 FSM设计方法 时序电路如图所示：组合逻辑接收电路输入信号并输出结果，时序逻辑将组合逻辑的输出存储并反馈回组合逻辑，以此来形成电路的当前状态(current state)，当前状态和电路输入信号经过组合逻辑作用形成电路的下一状态（next state）传递给时序电路。 图 时序电路基本结构 4.1 FSM设计方法 对于同步时序电路，根据输入端情况可分为两种电路结构：一是没有输入端的同步时序电路，比如计数器、分频器等；另外一种是有输入端控制的电路，称之为有限状态机。有限状态机由组合逻辑电路和若干寄存器组成，根据电路的输入和电路当前状态决定电路的输出。 4.1 FSM设计方法 在有限状态机中，根据电路输出是否与电路输入有关，可以将有限状态机分为Mealy机和Moore机两种。 图 Mealy机和Moore机示意图 4.1 FSM设计方法 Mealy机属于同步输出状态机，它的输出是当前状态和所有输入信号的函数，其输出会在输入变化后立即发生，不依赖于时钟的同步。 Moore机属于异步输出状态机，它的输出仅为当前状态的函数，与当前输入信号无关。当然，当前状态是和上一时刻的输入信号相关的，当前输入的变化必须等待下一时钟到来使状态发生变化时才能导致输出的变化。 因此，Moore机比Mealy机多等待一个时钟周期才会引起输出的变化。 4.1.1使用FSM设计数字系统的优点 1）有限状态机能够按照输入信号的控制和预先设定的执行顺序在各个状态间顺畅地切换，具有明显的顺序特征，能够很好地执行顺序逻辑； 2）有限状态机设计方法非常规范，设计方案相对固定，并能被多数综合工具支持； 3）采用有限状态机设计，易于构成性能良好的同步时序逻辑，有利于消除大规模逻辑电路中常见的竞争冒险现象； 4）使用Verilog硬件语言进行有限状态机设计，程序层次分明、结构清晰、易读好懂。模块的修改、优化和移植也非常方便； 5）在高速运算与控制方面，和CPU相比，状态机具有明显的速度优势。 4.1.2设计FSM的基本步骤 设计有限状态机的基本步骤如下： 1．画出状态转移图； 2．确定状态编码和编码方式； 3．给出状态方程和输出方程； 4．编写Verilog代码。 4.1.3 设计FSM的基本原则 遵循以下基本指导原则： 1）所设计的状态机要安全，不能进入死循环，不能进入非预知状态。即使是由于某种扰动进入非设计状态