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Verilog HDL数字系统设计 现代数字系统设计方法（TOP-DOWN) 现代数字系统设计流程 硬件描述语言优点 电路的逻辑功能容易理解； 便于计算机对逻辑进行分析处理； 把逻辑设计与具体电路的实现分成两个独立 的阶段来操作； 逻辑设计与实现的工艺无关； 逻辑设计的资源积累可以重复利用； 可以由多人共同更好更快地设计非常复杂 的逻辑电路（几十万门以上的逻辑系统） Verilog HDL 的发展历史 抽象级 Verilog描述能力 几个重要基本概念 综合： 通过工具把用Verilog HDL描述的模块自动转换为用门级电路网表表示的模块的过程。 寄存器传输级Verilog HDL模块：也可称为RTL （Verilog） HDL模块。它是符合特定标准和风格的描述状态转移和变化的 Verilog HDL模块。能用综合器把它转换为门级逻辑。 几个重要基本概念 3）Verilog HDL测试模块： 用Verilog HDL描述的模块，可以用来产生测试信号序列并可以接收被测试模块的信号，用于验证所设计的模块是否能正常运行，往往不可综合成具体门级电路。 4）布局布线： 把用综合器自动生成的门级网表（EDIF）通过运行一个自动操作的布局布线工具，使其与具体的某种FPGA或某种ASIC工艺库器件对应起来，并加以连接的过程。 抽象级别和综合与仿真的关系 行为仿真：行为的验证和验证模块分割的合理性 前仿真 ：即 RTL级仿真，检查有关模块逻辑执行步骤是否正确。 逻辑综合：把RTL级模块转换成门级 。 后仿真：用门级模型做验证，检查门的互连逻辑其功能是否正确。 布局布线： 在门级模型的基础上加上了布线延时 布局布线后仿真：与真实的电路最接近的验证。 Verilog HDL模块和接口 Verilog 模块由两部分组成：端口信息和内部功能。 module block1(a, b, c, d, e); input a, b, c; output d, e; assign d = a | ( b ~c) ; assign e = ( b ~c ); endmodule Verilog HDL模块的结构 Verilog 模块的结构由在module和endmodule 关键词之间的四个主要部分组成： - 端口信息： module block1(a, b, c, d ); - 输入/输出说明 ： input a, b, c ; output d ; - 内部信号： wire x; - 功能定义： assign d = a | x ; assign x = ( b ~c ); endmodule 例子（脉动（行波）进位计数器） T触发器 Verilog描述(T触发器) module TFlipFlop(clock,reset,q); input clock,reset; output reg q; always@(negedge clock or posedge reset) if (reset) q = 1’b0; else q = ~q; endmodule Verilog描述（脉动计数器） module counter(clock,reset,cnt); input clock,reset; output [3:0] cnt; TFlipFlop T1(clock,reset,cnt[0]); TFlipFlop T2(cnt[0],reset,cnt[1]); TFlipFlop T3(cnt[1],reset,cnt[2]); TFlipFlop T4(cnt[2],reset,cnt[3]); endmodule 工具 Verilog仿真器： ModelSim Verilog-XL ActiveHDL … 设计验证 激励块：产生被测试验证模块所需的输入；检查被测试验证模块的输出。 设计块：待验证的电路。 Verilog模块定义 module 模块名(模块端口定义)； endmodule Verilog模块例化 模块名 实例名（端口映射）； * * Ver