第四章 时序逻辑电路设计.pptVIP

有限状态机 序列发生器 序列检测器 clk rst ledserial srl_chk srl_prc 分频器 clk1hz div 计数器 counter 七段译码 Seg[7:0] 位选择电路 scan[3:0] 三、设计要求 (1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制计数器搭建电路，请画出设计连接图，并完成设计编码和验证。 分频器设计 在硬件电路设计中时钟信号是最重要的信号之一。 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。 分频器设计 2的整数次幂的分频器设计； 偶分频电路设计； 占空比为1:15的分频电路设计。 用VerilogHDL语言完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可 。 2、4、8、16分频电路设计 2的整数次幂的分频器 module div1(clk,rst,clk2,clk4,clk8,clk16); input rst,clk; output clk2,clk4,clk8,clk16; wire clk2,clk4,clk8,clk16; reg [3:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=4’b0000; else cnt=cnt+1; end assign clk2 = cnt[0]; assign clk4 = cnt[1]; assign clk8 = cnt[2]; assign clk16= cnt[3]; endmodule 电路的功能仿真波形 6分频电路设计与实现 对于分频倍数不是 2 的整数次幂的情况，我们只需要对源代码中的计数器进行一下计数控制就可以了，如下面用VHDL设计一个对时钟信号进行 6 分频的分频器 电路的仿真波形图 在进行硬件设计的时候，往往要求得到一个占空比不是 1:1 的分频信号，这时仍采用计数器的方法来产生占空比不是 1:1 的分频信号。下面源代码描述的是这样一个分频器：将输入的时钟信号进行 16 分频，分频信号的占空比为 1:15 ，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。 占空比1:15分频电路设计 占空比为1:15的分频电路设计 module div1_15(clk,rst, clk16); input rst,clk; output clk16; reg clk16; reg [3:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=4’b0000; else cnt=cnt+1; end always@(posedge clk or posedge rst) begin if(rst==1’b1) clk16=1’b0; else if(clk16==15) clk16=1’b1; else clk16=1’b0; end endmodule 电路仿真波形图 偶分频电路设计 module div6(clk,rst,clk6); input rst,clk; output clk6; reg clk6; reg [1:0] cnt; always@(posedge clk or posedge rst) begin if(rst==1’b1) cnt=2’b00; else if(cnt==2)begin cnt=2’b00; clk6=~clk6; end else cnt=cnt+1; end endmodule 2.计数器电路 任务要求： 产生一个0.6s跳动一次的LED信号（其中0.3s为亮灯，0.3s为灭灯） 流水灯电路 分频器 25Mhz 1hz00000010…… …… ….. 循环移位寄存器 LED灯 电路结构 思考： 问题1：在FPGA中我们使用的电路是什么电路？（标准同步电路） 问题2：标准同步电路如何构成？（DFF+组合逻辑） 问题3：组合逻辑如何建模？（过程内，过程外）Verilog如何描述？ 问题4：DFF如何建模？（过程）V