VHDL基本结构与语法new概述.ppt

4.1 VHDL 程序基本结构 一个相对完整的VHDL设计由以下几个部分组成： 库（Library）用以存储预先设定的程序包和数据集合体 程序包（Package）声明在设计或实体中将用到的常数、数据类型、元件和子程序等。 实体（Entity） 声明到其他实体或其他设计的接口，即定义设计的输入／输出口。 结构体（Architecture）定义实体的实现，即电路的具体描述。 配置（Configuration）为实体选定某个特定的结构体 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cntm16 is Generic(cntwidth:integer:=4); Port (ci: in std_logic; nreset: in std_logic; clk: in std_logic; co: out std_logic; qcnt:buffer std_logic_vector(cntwidth-1 downto 0) ); End cntm16; Architecture behave of cntm16 is Begin co=‘1’ when (qcnt=“1111” and ci=‘1’) else ‘0’ process(clk,nreset) begin if (nreset=‘0’) then qcnt=“0000”; elsif (clk’event and clk=‘1’) then if (ci=‘1’) then qcnt=qcnt+1; end if; end process; End behave; Entity cntm16 is Generic(cntwidth:integer:=4); Port (ci: in std_logic; nreset: in std)logic; clk: in std_logic; co: out std_logic; qcnt:buffer std_logic_vector(cntwidth-1 downto 0) ); End cntm16; Architecture behave of cntm16 is Begin co=‘1’ when (qcnt=“1111” and ci=‘1’) else ‘0’ process(clk,nreset) begin if (nreset=‘0’) then qcnt=“0000”; elsif (clk’event and clk=‘1’) then if (ci=‘1’) then qcnt=qcnt+1; end if; end process; End behave; 4.2 VHDL语言要素 4.2.1 标识符 标识符由英文“a”到“z”、“A”到“Z”、数字“0”到“9”以及下划线“_”组成，使用时需要注意以下几点： 1.VHDL不区分大小写； 2.标识符一定要以字母开头 3.下划线不能放在结尾 4.下划线不能连用 a_h_1 a%h_1 show_new_state counter_ counter_A T__1 show-new-state 4.2.2数据对象 在逻辑综合中，VHDL常用的数据对象为信号、变量即常量。 1.信号： 全局量，在实体说明、结构体描述和程序包说明中使用。SIGNAL用于声明内部信号，而非外部信号。其在元件之间起互连作用，可以赋值给外部信号。 信号定义如下： SIGNAL 信号名：数据类型［:=初始值］; 如:SIGNAL count:std_logic_vector(3 downto 0):=“0000”; 信号赋值语句表达式： 目标信号=表达式； 如:q=count; 4.2.2数据对象 在逻辑综合中，VHDL常用的数据对象为信号、变量及常量。 2.变量： 变量只在选定的进程中用于声明局部值或用