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第三章 存储、中断、总线与I/O系统 目录 存储系统的基本要求和并行主存系统 中断系统 总线系统 输入/输出系统 存储系统的基本要求 要求：大容量、高速度和低价格 存储器的容量 W：存储体的字长（位、字节） l： 每个存储体的字数 m：并行工作的存储体个数 存储器的存取速度 访问时间 是存储器从接到访存读申请，到信息被读到数据总线上所需的时间 存储周期 是连续启动一个存储体所需要的间隔时间 频宽（带宽） 存储器可提供的数据传送速率，一般用每秒钟传送的信息位数（或字节数）来衡量 单体的频宽 m个分体的最大频宽 实际频宽 最大频宽 存储器的价格 总价格 C 每位价格 c 举例：频宽平衡 假定一台计算机200MIPS（2亿次） CPU取指令：200MW/s 指令字长为一个字W CPU取操作数和保存结果：400MW/s 各种I/O：5MW/s 总和：605MW/s , 假定存储器字长为一个字 主存的访问周期( 1/605=0.0016528)《=16.5ns 实际上，主存（DRAM）(动态随机存储器) 在200ns内。 相差100倍。 解决： 并行主存 设置各种Cache 采用存储体系，特别是Cache存储体系 单体单字存储器 单体多字存储器 多体单字交叉存取存储器 m个存储体分时启动 实际上是一种采用流水线方式工作的并行存储器,理论上，存储器的速度可望提高n倍每存储体的启动间隔t为：其中：n为存储体个数Tm为每个存储体的访问周期 模m低位交叉编址 地址A = m * i+j；i=0,1,2…l-1 j = 0,1,2… m-1 寻址规则： 体地址 j = A mod m (A % m) 体内地址 i = A / m : 0, m, 2m, ………m(l-1)+0 : i, m + i, 2m + i, ………m(l-1)+I 适合于单处理机内的数据存取和带Cache的主存 模4低位交叉编址 模m高位交叉编址 地址A = m*j+i；i=0,1,2…l-1 ;j=0,1,2… m-1 寻址规则： 体地址 j = A / l 体内地址 I = A mod l (A % l) : 0, 1, 2, ……l-1 : il, il + 1, ………(i+1)l –1 适合于共享存储器的多机系统，适用于指令和数据分别存于不同分体中 混合编址 按高位分为模块，模块内按低位交叉 控制复杂，不常采用 并行主存系统 能并行读取多个CPU字的单体多字、多体单字或多体多字的交叉存储主存系统。 定量分析主存频宽与分体数m、转移概率λ的关系 设对具有m路独立模体的并行主存系统， CPU发出地址 的访存申请队 列，假定： （1）在每一个主存周期之前，扫描队列，截取 （2） 是在k个地址中没有两个或两个以上的地址处于同一模体中，显然, k = m （3）截取的k个地址的队列，能同时访问k个模体， k = 1,2,…m 另设： P(k)表示申请长度为k，且不冲突的概率密度函数。显然k的平均值： 设转移概率λ：给定指令的下一条指令地址为非顺序地址的概率。 则: 带入上式： 由数学归纳法得： 用归纳法证明 用归纳法证明（续） 说明 λ=1时， B= 1 λ=0时， B= m ,效率最高 λ 0.3时，m=4、8、16的B差别不大 λ 0.1时,m值的大小对B的改进会有显著影响 一般取m=8 m = 2,4,8 对数据来讲，由于随机性大，因此靠加大m不一定满足要求。 * * 地址寄存器 W位 读出寄存器 地址寄存器 W位 W位 W位 W位 W位 单字长寄存器 存 控（主存控制部件） 地址寄存器0 地址寄存器1 地址寄存器2 地址寄存器3 M0 M1 M2 M3 总 线 控 制 CPU IOP …… t Tm #0 #1 #2 #m-1 11 3,7,11,15,…,4i+3,… M3 10 2,6,10,14,…,4i+2,… M2 01 1,5,9,13,…,4i+1,… M1 00 0,4,8,12,…,4i+0,… M0 对应二进制地址码最末二位状态 地址编址序列 模体 MBR 存储体0 MAR MBR 存储体n-1 MAR MBR 存储体1 MAR …… 存储器地址寄存器（高位） 译码器 （低位） …… MBR 存储体0 MAR MBR 存