计数译码显示资料.docVIP

河南工业大学EDA技术 实验报告 专业 电科13 班级1304 姓名 王文浩 学号 201316030406 实验地点 6316+ 6515 实验日期 2015- 10 - 23 成绩评定 一、实验项目 实验八 计数译码显示电路的设计 二、实验目的 1、学会VHDL的多进程及多层次设计方法。 2、熟练掌握VHDL语言的编写及调试过程。 3、对Quartus || 的进一步学习。 三、实验原理 1、编写计数器和译码器的VHDL语言。 2、设计顶层文件（自顶向下）将两者连接在一起，形成计数译码显示电路。 ①、计数器的LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT(clk,en,clr:IN STD_LOGIC; tens,ones:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC); END cnt60; ARCHITECTURE behave OF cnt60 IS SIGNAL cin:STD_LOGIC; BEGIN PROCESS(clk,clr) VARIABL