半导体存储器祥解.ppt

6.2 只读存储器（ROM） 2.ROM的分类 6.2.2掩膜ROM(固化ROM) 2.举例4×4存储器 2.举例4×4存储器（续） 2.举例4×4存储器（续） 3. 基本应用 输入输出控制电路 A1 A2 A0 D3 D2 D1 D0 D/A 0 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 2 4 8 12 9 6 3 t ? o 0 例 利用ROM实现的十进制数码显示（七段译码） 译码或码制变换 － 把欲变换的编码作为地址，译码结果或目的编码作为相应存储单元中的内容 思考：若填入的数值分别是7F、0D、B7、9F、CD、DB、FB、0F、FF、CF，译码显示如何？ 6.3 随机存储器RAM RAM 按功能可分为 RAM 按所用器件可分为 静态(SRAM) 动态(DRAM) 双极型 MOS型 RAM的特点： 可随时读写信息，读写速度较快； (2)信息易失性：掉电后数据丢失。 RAM的分类： RAM的结构框图 RAM电路通常由存储矩阵、地址译码器和读／写控制电路三部分组成。 A0 Ai 行地址译码器 ….. 列地址译码器 Ai+1 An-1 …… 存储矩阵 读写控制电路 CS R/W I/O 地址输入 控制输入 数据输入/输出 三组输入信号：地址输入、控制输入和数据输入 一组输出信号：数据输出 大容量RAM数据输入／输出合为双向端口 存储单元数量多，将存储单元排列成矩阵形式（存储器阵列） 阵列中各单元的选择称地址译码 A0 A1 A2 A3 A4 A5 A6 A7 …… CS0 CS1 CS255 地址译码器 存储器阵列 0 1 255 A0 A1 A2 A3 CSX0 CSX1 CSX15 行地址译码器 …… 列地址译码器 A4 A5 A6 A7 CSY0 CSY1 CSY15 0 1 15 16 17 32 32 241 255 单译码 行列（双）译码 地址译码 8根列地址选择线 32根行地址选择线 1024个存储单元，排成32×32的矩阵 图中的每个地址译码选通时有四个存储单元同时输入／输出；存储器容量为256字×4位＝1024bit 存储器存储矩阵结构 1024×4 RAM 列控制门 行控制门 在内部 数据线 行选择 26＝64 列选择 24＝16 1024×4RAM存储矩阵 G1 G2 G3 D D R/W CS I/O 1 0 0 0 1 D/D连接存储器内部的各个存储单元，既做数据输入，也作数据输出，可以从D上读取存储器的内容，也可以向存储器内部写入。 ③ CS=0, R/W=0时, G1,G2开通，G3三态，I/O上的数据被同时送到D/D上，改变存储单元内部内容。 ② CS=0、R/W=1时： G1,G2三态，G3开通 D端数据输出到I/O线上 ① CS=1时， G1,G2,G3都是高阻，存储器与输入/输出线完全隔离 RAM操作时序 要求： 了解时序图 静态双极RAM SRAM存储单元 静态MOS RAM（SRAM） 基本RS触发器 本单元控制门 列存储单元公用的控制门 SRAM存储单元 2. RAM存储单元 Xi =1，T5、T6导通，触发器与位线接通 Xi =0，T5、T6截止，触发器与位线隔离 Yj =1，T7 、T8均导通，触发器的输出才与数据线接通，该单元才能通过数据线传送数据 来自行地址译码器的输出 来自列地址译码器的输出 动态MOS RAM（DRAM） 3. DRAM存储单元 DRAM存储数据原理： 基于MOS管栅极电容的电荷存储效应 DRAM三个工作过程： 写入数据 读出数据 刷新数据 存储数据的电容 存储单元 写入数据的控制门 读出数据的控制门 写入刷新控制电路 来自行地址译码器的输出 来自列地址译码器的输出 写入数据 若DI＝0，电容充电； 若DI＝1，电容放电。 当Xi ＝ Yj ＝0时，写入的数据由C保存。 R/W=0, G1开通， G2被封锁，输入数据DI经G3反相，被存入电容C中。 DRAM工作描述 读位线信号分两路，一路经T5 由DO 输出 ； 另一路经G2、G3、T1对存储单元刷新。 R/W=1, G2开通， G1被封锁， 读出数据 若C上充有 电荷且使T2导通，则读位线获得低电平，输出数据0；反之， T2截止，输出数据1。 DRAM工作描述 若读位线为低电平，经过G3反相后为高电平，对电容C充电； 刷新数据 若读位线为高电平，经过G3反相后为低电平，电容C放电； 当 R/W=1, 且Xi=1时， C上的数据经T2 、T3到达“读”位线