第2章8086微处理器2要点解读.pptVIP

2.2 8086/8088微处理器外部引脚及系统构成 一、8086/8088的两种组态 两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8088本身提供所有的系统总线信号 最大组态模式 在最大模式下，系统中至少包含两个微处理器，其中一个为主处理器构成较大规模的应用系统，例如可以接入数值协处理器8087 8088和总线控制器8288共同形成系统总线信号 两种组态利用MN/MX*引脚（33脚）加以区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下24-31引脚有不同定义 两种组态下的内部操作并没有区别 IBM PC/XT采用最大组态 本书以最小组态展开基本原理 2.2 8086/8088微处理器外部引脚及系统构成 二、外部引脚（最小模式下） 8086/8088 微处理器为40条 引脚的双列直插 式封装芯片。 2.2 8086/8088微处理器外部引脚及系统构成 二、外部引脚（最小模式下） 1.地址/数据总线 AD15 ~ AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的16位地址A15 ~ A0 （或低8位地址A7 ~ A0 ） 其他时间用于传送16位数据D15 ~ D0 什么是分时复用？ 分时复用就是一个引脚在不同的时刻具有两个甚至多个作用 最常见的总线复用是数据和地址引脚复用 总线复用的目的是为了减少对外引脚个数 8088 /8086CPU的数据地址线采用了总线复用方法 A19/S6 ~ A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19 ~ A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6 ~ S3 A19/S6 ~ A16/S3（Address/Status） S6 始终为0，表示8086与总线相连 S5表明中断允许标志IF的状态 S4、S3用来指示当前正在使用哪个段寄存器 00：ES 01：SS 10：CS 11：DS BHE*/S7 高8位数据总线允许/状态复用，三态，输出 当BHE*=0时，表明高8位数据有效 S7为备用状态信号 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据 READY 存储器或I/O口就绪，输入、高电平有效 总线操作周期中，CPU会测试该引脚 如果测到高有效，CPU直接进入下一步 如果测到无效，CPU将插入等待周期 等待周期中仍然要监测READY信号，确定是否继续插入等待周期 TEST* 测试，输入、低电平有效 使用协处理器8087时，通过该引脚和WAIT指令，可使8088与8087的操作保持同步 INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该中断请求是否响应受控于IF（中断允许标志）、可以被屏蔽掉 NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效表示外界向CPU申请不可屏蔽中断 该中断请求不能被CPU屏蔽，所以优先级别高于INTR（可屏蔽中断） RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当它再度返回无效时，CPU将重新开始工作 8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H，SS，DS，ES，F等均清零 CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号 Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 INTA*（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 ALE（Address Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD15 ~ AD0和A19/S6 ~ A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来 DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前CPU可以接收数据，可用来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、