第3时序逻辑电路精要.ppt

* 【例3-9】上例中，从第（3）步开始，改用格雷码对各状态进行编码。 解：（3）状态分配，画出编码后的状态图。 采用格雷码对各状态编码：S0=00，S1=01，S2=11 得到编码后的状态图： * （4）选择触发器类型，求出电路的状态函数、输出函数及激励函数 。 根据状态表中的数据，利用卡诺图化简， 可写出电路的输出函数及状态函数： 若选用下降沿触发的 D 触发器， 由D触发器的特性函数 ： (Clk下降沿有效) 可得到触发器的激励函数： 【例3-9】 * 【例3-9】 （5）分析是否能自启动 ∵ 存在无效状态 10 ∴ 需分析所设计的电路是否能自启 将输入 X = 0 及 = 10 代入到输出函数及状态函数， 得 ：Y = 0 ， = 00 。 将输入 X = 1 及 = 10 代入到输出函数及状态函数， 得： Y = 1 ， = 01。 包含了无效状态的状态图： 显然，设计结果为能自启动电路。 * 【例3-9】 （6）画逻辑图。 根据激励函数及输出函数，画出由2 个 D 触发器及若干门电路构成的同步时序逻辑电路图 ： 比较前后两次的设计：后一种方案的设计结果电路成本更低（构建电路所需的门个数更少些）。 Mealy型 ? Moore型 ? Mealy型时序电路的缺点： ∵ 输入信号可能在一个时钟周期内的任意时刻变化 ∴ 产生问题： 1、输出可能在非时钟边沿产生； 2、输入的噪声(干扰信号)也会影响时序电路的输出。 * 【例3-9】 时序图: 当 Q1Q0 的状态为 11 时，输出信号随输入信号变化。 * 【例3-10】 将上例改为 Moore 型时序电路。 解： ∵ Moore型时序电路的特点：将输入与输出信号隔离开来，使输入对输出的影响在下一个时钟周期才反映出来 ∴ 解决此问题可以采用两种方法： 方法一：增加时序电路的状态数 方法二：Mealy 型时序电路输出端加寄存器 (触发器) * 【例3-10】方法一：增加时序电路的状态数。 （1）将上例的 3 个状态数增加为 4 个状态数。 连续输入 3 个 1 信号后 → 状态变成 10 ， 状态为 10 → 输出 1 ∴ 输出与输入之间就没有直接的关系。 * * （2）选择触发器类型，求出电路的状态函数、输出函数及激励函数 。 利用卡诺图化简，可写出电路 的输出函数及状态函数： 若选用下降沿触发的 D 触发器， 由D触发器的特性函数 ： (Clk下降沿有效) 可得到触发器的激励函数： 【例3-10】方法一 * （3）由于不存在无效状态，故电路能自启动。 （4）逻辑图： （5）时序图： Y与X的关系 ? * 【例3-10】方法二：  Mealy型时序电路输出端加寄存器(触发器)。 Mealy型 Moore型 输出端增加一D触发器，将输出与输入隔离， 则输出信号仅在时钟边沿到来时才发生变化。 * 时序图： * 3.6 时序逻辑电路时序分析的基本概念 1．时钟信号 2．建立时间、保持时间和最大传播延迟时间 3．稳态与亚稳态 4．分辨时间 5．时钟偏差 * 3.6 时序逻辑电路时序分析的基本概念 时序分析的目的？ ∵ 实际电路的信号传送过程中，信号经过任何一个门电路都会产生时间延迟 ∴ 电路中，当输入信号达到稳定状态后，输出并不会立刻达到稳定的状态→ 传输延迟 组合逻辑电路的竞争冒险 时序逻辑电路的？ * 1. 时钟信号 上升沿时间 tr： 信号从上升沿的10%到90%区间所需时间 时钟周期 T?=?TH?+?TL TH：高电平的时间 TL：低电平的时间 ? 时钟频率 f?=?1/T 时钟的占空比： ? [TH/(TH?+?TL)]×?100% 下降沿时间tf ： 信号从下降沿的90%到10%区间所需时间 ? 传播延迟时间tPHL和tPLH： tPHL：从输入电压上升到50%到输出电压下降到50%的时间延迟 tPLH：从输入电压下降到50%到输出电压上升到50%的时间延迟 ? 平均传播延迟时间tp?=?(tPHL?+?tPLH)/2。 * 2. 建立时间、保持时间和最大传播延迟时间 ∵ 触发器：边沿触发 ∴ 只在时钟信号的上升沿或下降沿这极其短暂的时间内才对信号进行采样并传送至输出端 ∴ 为