中国民航大学CPLDEDA课程3第3章_VHDL设计初步解析.ppt

3.2.2 实现时序电路的VHDL不同表达方式 【例3-14】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 【例3-15】... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 【例3-16】... PROCESS (CLK，D) BEGIN IF CLK = 1 --电平触发型寄存器 THEN Q = D ; END IF; END PROCESS ; 3.2.2 实现时序电路的VHDL不同表达方式 图3-9 例3-15 D触发器时序波形 图3-10 例3-16的时序波形 3.2.3 异步时序电路设计 【例3-17】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2:PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; QQ = Q2 ; END PROCESS ; 图3-11 例3-17综合后的电路 作业 P92 1，2，6 ， 7 * EDA技术实用教程 第3章 【例3-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; 实体 结构体 3.1 多路选择器VHDL描述 图3-1 mux21a实体 图3-2 mux21a结构体 31.1 2选1多路选择器的VHDL描述 3.1.1 2选1多路选择器的VHDL描述 【例3-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d = a AND (NOT S) ; e = b AND s ; y = d OR e ; END ARCHITECTURE one ; 3.1.1 2选1多路选择器的VHDL描述 【例3-3】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END ARCHITECTURE one ; 3.1.1 2选1多路选择器的VHDL描述 图3-3 mux21a功能时序波形 3.1.1 VHDL相关语句说明 1. 实体表达 ENTITY e_name IS