中国民航大学CPLDEDA课程7第7章_状态机设计解析.pptVIP

* * 1 变量与信号 进程语句 状态转移图 要点回顾 EDA技术实用教程 第7章 VHDL有限状态机设计 有限状态机FSM思想广泛应用于硬件控制电路设计，也是软件上常用的一种处理方法(软件上称为FMM--有限消息机)。它把复杂的控制逻辑分解成有限个稳定状态，在每个状态上判断事件，变连续处理为离散数字处理，符合计算机的工作特点。同时，因为有限状态机具有有限个状态，所以可以在实际的工程上实现。但这并不意味着其只能进行有限次的处理，相反，有限状态机是闭环系统，有限无穷，可以用有限的状态，处理无穷的事务 。 7.1 VHDL状态机的一般形式 7.1.1 为什么要使用状态机 1.高效的顺序控制模型; 2.容易利用现成的EDA优化工具; 3.性能稳定; 4.设计实现效率高; 5.高速性能; 6.高可靠性能 7.1.2 一般有限状态机的设计 7.1 一般有限状态机的设计 1. 说明部分 2. 主控时序进程 图7-1 一般状态机结构框图 ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ... 3. 主控组合进程 7.1.2 一般有限状态机的设计 主控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即next_state的取值内容，以及确定对外输出或对内部其它组合或时序进程输出控制信号的内容。 4. 辅助进程 【例7-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST; BEGIN REG: PROCESS (reset,clk) BEGIN IF reset = 1 THEN current_state = s0; ELSIF clk=1 AND clkEVENT THEN current_state = next_state; END IF; END PROCESS; COM:PROCESS(current_state, state_Inputs) 接下页 7.1.2 一般有限状态机的设计 BEGIN CASE current_state IS WHEN s0 = comb_outputs= 5; IF state_inputs = 00 THEN next_state=s0; ELSE next_state=s1; END IF; WHEN s1 = comb_outputs= 8; IF state_inputs = 00 THEN next_state=s1; ELSE next_state=s2; END IF; WHEN s2 = comb_outputs= 12; IF state_inputs = 11 THEN next_state = s0; ELSE next_state = s3; END IF; WHEN s3 = comb_outputs = 14; IF state_inputs = 11 THEN next_state = s3; ELSE next_state = s0; END IF;