7人表决控制电路教案分析.docVIP

摘 要 7人表决控制电路是一简单的输入信号检测与处理、产生输出控制信号的逻辑电路。本文详细介绍了依据功能要求进行控制电路方案设计的过程，并在此基础上将整体电路分为输入信号处理模块,计时模块,译码模块，比较模块，显示模块等主要功能模块。实现中采用Verilog HDL描述、ModelSim进行功能仿真、ISE进行逻辑综合和适配下载，最后在Altera的CycloneⅡ芯片EP2C8Q208C8上实现并完成测试。在此过程中，完整地建立了测试平台，完成了功能和时序仿真，从而保证了设计的功能与时序的正确性。 关键词 Verilog HDL；FPGA；仿真；综合；动态扫描 目 录 引 言 1 1 总体电路结构设计 2 1.1 电路功能与性能 2 1.2 主要调度算法 2 1.3 电路接口 3 1.4 电路功能框图 4 1.5 验证方案 5 2 模块设计 6 2.1 输入信号处理模块设计 6 2.2 计时模块设计 8 2.3 译码模块设计 8 2.4 比较模块设计 9 2.5 显示模块设计 10 3 设计仿真与测试 11 3.1仿真与测试的功能列表 11 3.2 仿真平台构建和仿真结果 11 3.2.1 顶层仿真平台与激励 11 3.2.2 电路功能仿真结果 12 3.2.3 电路后仿真结果 13 3.3 测试环境的搭建与测试结果 13 3.3.1 测试环境模拟 13 3.3.2 电路测试结果 14 4 电路约束与综合实现 15 4.1 时序约束 15 4.2 引脚锁定约束 16 4.3 电路综合报告 17 4.4 设计实现与下载 17 结论 21 参考文献 22 引 言 随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。 本设计是要实现一个7人表决电路，完成最终表决结果的正确显示。传统情况下一般可以采用MCU加接口芯片的形式；或者是现在已较少应用的，采用通用/专用逻辑芯片的方式进行电路的实现。FPGA/CPLD和MCU的方式各有优点：MCU方式灵活性更强，但是逻辑可扩展性不强；可编程逻辑FPGA/CPLD方式实时性更好，逻辑可扩展性也好，如在FPGA/CPLD中使用CPU核，则有着比较明显的应用优势。 本设计采用FPGA/CPLD的方案，使用Altera的CycloneⅡ芯片EP2C8Q208C8，开发过程中采用Altera的集成工具QuartusⅡ9.0实现设计。基本流程是这样的：首先根据设计任务要求进行方案的设计，包括引脚确定、时序关系、功能框图与模块划分等；然后依据模块设计进行模块HDL代码的输入与功能仿真，功能仿真采用HDL仿真工具Modelsim SE 6.2b；完成功能仿真后再ISE平台下进行电路的约束与综合；综合结果无误后进行布局与布线，生成配置文件；在下载前进行时序分析；最后下载、测试，从而完成设计[1]。 由于条件所限无法在现场进行验证，本设计采用开发板上拨挡开关的0/1变化替代表决的指示信号。 1 总体电路结构设计 1.1 电路功能与性能 7人表决电路的功能主要集中在三方面。一是对表决信号的锁存；二是对不同表决信号的处理；三是表决结果的显示。 电路的具体功能细节罗列如下： 电路有一个7位锁存器，用来对7人表决信号的锁存。具体是用开关k实现对输入信号的锁存。即当开关k处于高电平时，表决者可进行表决；当开关k为低电平时，对输入信号进行锁存。 电路比较重要的部分即对表决信号的处理。同样，此部分也有开关k控制。当开关k处于低电平时，进行锁存的表决信号的处理。具体细节为:当开关k处于低电平时，将上一个电路锁存的7个表决信号分别送给两个信号检测电路，其中一个检测电路检测7个表决信号中高电平的个数，当检测到一个高电平时进行加一操作（当开关k为高电平时检测电路输出端复位），即检测赞同人数；另外一个检测电路检测7个表决信号中低电平的个数，当检测到一个低电平时进行加一操作（当开关k为高电平时检测电路输出端复位），即检测反对人数；当检测到赞同人数大于或等于4（即赞成人数大于反对人数）时，输出一个低电平。 结果显示电路主要是用两个数码管和一个LED灯实现对最终表决结果的显示。两个数码管分别显示赞成和反对人数，LED灯的亮灭状态分别表示此次表决的最终结果为赞成与反对。具体实现过程为：利用译码电路将上一步统计人数一一对应与数码管的不同显示结果，并接收检测电路传来的高低电平，正确显示最终的表决结果（亮灯表示通过，灭灯表示不通过）。利用时钟计时对两个数码管进行动态扫描，使两个数码管分别显示赞成和反对人数。 1.2