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FPGA设计报告 题目:基于FPGA的数字钟设计与仿真 学生姓名：　 黄启明 学 　号：　　　 1210401023 系　　别：　　 物理与信息工程系 专　　业：　　 电子信息科学与技术 指导教师：　　 肖 景 起止日期：　　 2014.10.30—2014.11.15 2014年11月15日 基于FPGA的数字钟设计与仿真 摘要 本设计为一个多功能的数字钟，具有年、月、日、时、分、秒计数显示功能，以24小时循环计数；具有校对功能以及整点报时能。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在MaxplusII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。系统主芯片采用EP1K100QC208-3，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成年、月、日和时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、功能。 一、设计任务和要求 1设计任务 本设计任务主要是基于FPGA设计，实现是用硬件描述语言VHDL按进行设计，然后进行编程、时序仿真、电路功能验证 2、设计要求 (2)、实现一个真正数字钟显示的功能。 二、实验原理 各个模块及其功能： （一）、60进制计数器 1、60进制程序流程图 2、功能：作为数字钟的分与秒，并且输出作为数字钟时的时钟信号。 3、程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; shi:buffer std_logic_vector(3 downto 0); --十位 ge:buffer std_logic_vector(3 downto 0));--个位 end entity jinzhi60; architecture art of jinzhi60 is begin co=1when(shi=0101and ge=1001)else0; process(clk) begin if(clk=1)then if(ge=9)then ge=0000; if(shi=5)then shi=0000; else shi=shi+1; end if; else ge=ge+1; end if; end if; end process; end architecture art; 4、波形仿真： （二）、24进制计数器 1、24进制程序流程图 2、功能：作为数字钟的小时。 3、程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cnt24 is port( clk,en,cr :in std_logic; co :out std_logic; qh,ql:out std_logic_vector(3 downto 0)); end cnt24; architecture a of cnt24 is signal qnh,qnl :std_logic_vector(3 downto 0); begin co=1when(qnl=3 and qnh=2 and en=1) else0; process(clk,cr) begin if(cr=0) then qnh=0000; qnl=0000; elsif(clkevent and clk=1)then if(en=1)then if qnh2 then if qnl=9 then qnl=0000; qnh=qnh+1; else qnl=qnl+1; end if; else if qnl=3 then qnl=0000;