智力竞赛抢答计时器课程设计报告分析.doc

哈尔滨理工大学 软件学院 课程设计报告 课 程 VERILOG 题 目 智力竞赛抢答计时器的设计 班 级 集成12-1 专 业 集成电路设计与集成系统 学生学号 1214020118 1214020123 1214020133 1214020130 指导教师 杨慧晶 2014 年 2 月 28 日 课程设计目的 本次课程设计，主要掌握译码器、计数器的逻辑功能和工作原理，设计可预置时间的倒计时电路；分析与设计时序控制电路。掌握智力抢答器的工作原理及其设计方法，并对各种元器件的功能和应用有所了解。并能对其在电路中的作用进行分析。另外还要掌握电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。这样才能在分析电路是有良好的思路，便于查找出错的原因。 课程设计题目描述和要求 （1）设计一个四人参加的智力竞赛抢答计时器。当有一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。 （2）电路具有回答问题时间控制功能。要求回答问题时间小于等于30s，时间显示采用倒计时方式。当到达限定时间时，发出警告。 3.设计思想和设计内容 我们通过搜索资料。并且依据所学知识，为清晰明了简便的设计出想达到的目标，最终偶们采用实际的总体方案是将整个任务分成3个模块即： 分频模块，因为实验所用开发板的时钟是50M的，而倒计时模块中要用到1hz和1kHz的时钟，所以要对50M的时钟进行分频产生1hz和1khz的时钟。 抢答鉴别模块，要具有第一信号鉴别、锁存功能。第一信号鉴别锁存的关键是准确判断出第一抢答信号并将其锁存，在得到第一信号后，将输入端封锁，使其他组的抢答信号无效，可以用触发器或者锁存器实现。设置抢答按钮in1、in2、in3、in4、主持人复位信号judge。judge=0时第一信号鉴别、锁存电路、答题计时电路复位；judge=1时，开始抢答，由第一信号鉴别锁存电路形成第一抢答信号，并进行组别显示。 倒计时报警模块，当主持人启动倒计时开关后，数码管显示倒计时开始，倒计时结束时发出警报声。 Verilog代码 分频模块如下： module fenpin(rst,clk,clk_1khz,clk_1hz); input rst,clk; output clk_1khz,clk_1hz; reg clk_1khz,clk_1hz; reg[24:0]count1; reg[14:0]count2; always@(posedge clk or negedge rst) begin if(!rst) count1=0; else if(count1==25 begin clk_1hz=~clk_1hz; count1=0; end else count1=count1+25b1; end always@(posedge clk or negedge rst) begin if(!rst) count2=0; else if(count2==15d25000) begin clk_1khz=~clk_1khz; count2=0; end else count2=count2+15b1; end endmodule 抢答和计时综合模块如下： Module main(rst,clk,ina,inb,inc,ind,judge,clk_1hz,wei,duan, beep,wei1,duan1,duan2,clk_1khz); input clk,clk_1hz; input ina,inb,inc,ind,judge; output[3:0]wei; output[7:0]duan; input rst,clk_1khz; output[3:0]wei1; output[7:0]duan1; output[7:0]duan2; output beep; reg[3:0]wei; reg[7:0]duan; reg flag; reg[5:0]shi,ge,data; reg[4:0]count; reg[3:0]wei1;