EDA 第四章 VHDL设计初步要点.pptVIP

第四章 VHDL设计初步 概述 VHDL程序基本结构 VHDL文本输入设计的基本方法 VHDL程序设计举例 4.1 VHDL概述 4.1.1 常用硬件描述语言 常用硬件描述语言：VHDL和Verilog (1) 逻辑描述层次由高到低依次为:行为级、RTL级和门电路级 VHDL语言:（行为级和RTL级） 最适于描述电路的行为 Verilog语言:（RTL级和门电路级） 最适于描述门级电路 4.1 VHDL概述 (2) 设计要求： VHDL: 可以不了解电路的结构细节，设计者所做的工作较少； Verilog: 需了解电路的结构细节，设计者需做大量的工作。 4.1 VHDL概述 4.1.2 VHDL的特点 超高速集成电路硬件描述语言（ Very High Speed Integrated Circuit Hardware Description Language） IEEE 、工业标准 高级的硬件行为描述语言 尤其适合描述大的或者复杂的设计 4.1 VHDL概述 4.1.3 VHDL程序设计约定 (1)对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。书中关键词用大写，用户自定义名称用小写。 (2)程序中的注释使用双横线“--”。在VHDL程序中，“--”后的文字都不参加编译和综合。 (3)为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格式。 4.2 VHDL程序基本结构 4.2.1 1位半加器的VHDL描述 a，二进制输入信号 b，二进制输入信号 s，输出信号，相加和 c，输出信号，进位 1位半加器 1位半加器 VHDL源程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY h_adder IS PORT(a，b：IN STD_LOGIC； c，s：OUT STD_LOGIC)； END ENTITY h_adder ； 1位半加器 -- 实体h_adder的结构体behav的说明 ARCHITECTURE behav OF h_adder IS BEGIN s=(a OR b) AND (a NAND b)； c=NOT (a NAND b)； END ARCHITECTURE behav ； 1位半加器 1位半加器有一个设计实体h_adder ,包括： 库和程序包的使用说明、实体说明、结构体说明 实体h_adder及对应的结构体behav描述了一个半加器，其组成为： 与非门/非门/或门/与门各一个 在VHDL中，逻辑关系“与非”、“非”、“或”和“与”分别由操作符NAND、NOT、OR和AND表示。 VHDL逻辑操作符和图形 VHDL语法小结1 VHDL程序的基本结构 4.2.2 VHDL程序的基本结构 库、程序包使用说明： 调用本设计将要用到的库、程序包 实体说明： 描述该设计与外界的接口信号 结构体说明： 描述设计实体内部工作的逻辑关系 VHDL程序的基本结构 4.2.3 实体(ENTITY) 实体的功能是对设计实体与外部电路进行接口描述。 实体语句结构 ENTITY 实体名 IS [GENERIC(类属表)；] [PORT(端口表)；] END ENTITY 实体名； VHDL程序的基本结构 ENTITY h_adder IS --实体h_adder的说明 PORT(a，b：IN STD_LOGIC； c，s：OUT STD_LOGIC)； END ENTITY h_adder ； VHDL程序的基本结构 PORT端口说明 实体端口说明的一般书写格式如下： PORT(端口名：端口模式 数据类型； 端口名：端口模式 数据类型)； VHDL程序的基本结构 IN相当于只可输入的引脚； OUT相当于只可输出的引脚； BUFFER相当于具有读功能的输出引脚； 而INOUT相当于双向引脚(即BIDIR引脚)。 VHDL程序的基本结构 4.2.4 结构体(ARCHITECTURE) 结构体是用于描述