DSD秋状态机的设计及优化要点.ppt

2005-09-02 DSD10秋13 状态机设计及优化 时序电路（状态机）设计及优化 内容提纲 Syllabus 1 数字系统模型 2 有限状态机表示 3 有限状态机设计Finite-State Machine Design 4 有限状态机的优化 5 设计举例：Sequential Circuit 6 设计举例：并串转换 PS converter 7 系统设计优化：流水线 Pipelining 复习：VHDL 一般格式 数字系统模型 复习：时序逻辑（Sequential Logic） 特定时间的输出不仅是那个时间输入的函数，而且是随后所有输入的函数 所有的时序电路必须包括一个或多个寄存器 e.g. State Machine, Counters, Shift Register and Controllers 基本概念 组合逻辑电路（combinational logic circuit） 时序逻辑电路（sequential logic circuit） 状态（state）、有限状态机 FSM 反馈时序电路（feedback sequential circuit） 时钟同步状态机（clocked synchronous state machine） Mealy型 和 Moore型 State Machine 时钟同步状态机结构 同步电路的使用