VHDL编程基础剖析.pptVIP

3.5 VHDL并行语句 Where? 并行信号赋值语句(CONCURRENT SIGNAL ASSIGNMENTS) 进程语句 (PROCESS) 块语句 (BLOCK) 条件信号赋值语句(SELECTED SIGNAL ASSIGNMENTS) 元件例化语句(COMPONENT INSTANTIATIONS) 生成语句(GENERATE) 并行过程调用语句(CONCURRENT PROCEDURE CALLS) 3.5.1 进程语句 1．PROCESS语句格式 2．PROCESS 组成 PROCESS语句结构是由三个部分组成: (1) 进程说明部分 主要定义一些局部量，可包括数据类型、常数、属性、子程序等。但需注意，在进程说明部分中不允许定义信号和共享变量。 信号赋值语句 变量赋值语句 进程启动语句:WAIT语句 子程序调用语句 顺序描述语句:包括IF、CASE、LOOP和NULL语句等 进程跳出语句:包括NEXT和EXIT语句。 (3) 敏感信号参数表需列出启动本进程的输入信号名(当有WAIT语句时例外)。 Example of Process Monitor: process variable Source_Var : NATURAL; variable Dest_1_Var, Dest_2_Var : NATURAL; variable Dest_3_Var, Dest_4_VAr : NATURAL; begin Source_Var := Source; Dest_1_Var := Destination_1; Dest_2_Var := Destination_2; Dest_3_Var := Destination_3; Dest_4_Var := Destination_4; wait on Destination_1,Destination_2, Destination_3,Destination_4; end process Monitor; Tick_Tock: process begin wait for 10 ns; Clock =not clock; end process Tick_Tock; Process Example With Sensitive Table (MY_DFF.vhd) Process Example With “Wait” (MY_DFF.vhd) architecture MY_DFF_arch of MY_DFF is begin process begin wait until CPevent and CP =1; Q = D; end process; end MY_DFF_arch; Process Example (Latch.vhd) Process (PROC2 Diagram) Process Example (Proc2.vhd) Process Example (Proc2 Wave) SIGNAL CNT4：INTEGER RANGE 0 TO 15; PROCESS (CLK，CLEAR，STOP) IS BEGIN IF CLEAR=‘0’ THEN CNT4=0； ELSIF CLKEVENT AND CLK=‘1’ THEN IF STOP=‘0’ THEN CNT4=CNT4 + 1； END IF； END IF； END PROCESS； LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY count_2 IS PORT( clk,clear,stop: in std_logic; qout: out integer range 0 to 15); END count_2 ; ARCHITECTURE ART OF count_2 IS …… qout = cnt4 ; END ART; PROCESS为一无限循环语句; PROCESS中的顺序语句具有顺序/并行运行双重性; 进程必须由敏感信号的变化来启动; 进程语句本身是并行语句; 信号是多个进程间的通信线 ; 一个进程中只允许描述对