程序分析及改写程序.doc

1、如下是一个4-2编码器的vhdl描述，其真值表如图所示。试用case语句代替其中的选择信号代入语句完成该功能描述。 输入 二进制编码输出 A (3) A (2) A(1) A (0) y(1) y(0) 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY encoder IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END encider; ARCHITECTURE aa OF encoder IS BEGIN With A select y= “00” WHEN 0001, “01” WHEN 0010, “10” WHEN 0100, “11” WHEN 1000, “ZZ” WHEN OTHERS; END aa; 2、如下是一个优先编码器的vhdl描述，，其真值表如图所示。其中P(0)优先级最高，P(3)优先级最低。试用一条合适的并发描述语句完成该功能描述。 输入 二进制编码输出 P (3) P (2) P (1) P (0) y(1) y(0) x x x 1 0 0 x x 1 0 0 1 x 1 0 0 1 0 1 0 0 0 1 1 library ieee； use ieee.std_logic_1164.all； entity encoder is port(p：in std_logic_vector(0 to 3)； y：out std_logic_vector ( 0 to 1) )； end encoder； architecture rtl of encoder is begin process(P) begin if (P(0)=’1’) then y=”00”; elsif (P(1)=’1’) then y=”01”; elsif (P(2)=’1’) then y=”10”; elsif (P(3)=’1’) then y=”11”; else y=”ZZ”; end if; end process; end rtl;  3、分析所给VHDL描述程序，说出其实现的功能；根据输入端口信号激励波形，画出仿真输出波形。 LIBRARY ieee; use ieee.std_logic_1164.all; entity dff1 is port(d,clk: in std_logic; q: out std_logic); end dff1; architecture dff1_behave of dff1 is begin process(clk) begin if (clkevent and clk=1) then q=d; end if; end process; end dff1_behave; LIBRARY ieee; use ieee.std_logic_1164.all; entity shift is port(a,clk: in std_logic; b: out std_logic); end shift; architecture struct of shift is Component dff1 Port(d,clk:in std_logic; q: out std_logic); End component; Signal z:std_logic_vector(0 to 2); begin D1:dff1 port map(a,clk,z(0)); D2:dff1 port map(z(0),clk,z(1)); D3:dff1 port map(z(1),clk,z(2)); D4:dff1 port map(z(2),clk,b); end struct;  b